智慧財產及商業法院行政-IPCA,106,行專訴,90,20180802,3

智慧財產法院行政判決
106年度行專訴字第90號
原 告 日商東芝記憶體股份有限公司
（TOSHIBA MEMORY CORPORATION）代 表 人 初見通仁（Michihito Hatsumi）
（General Manaer）
訴訟代理人 簡秀如律師
黃章典律師
樓穎智專利師
被 告 經濟部智慧財產局
代 表 人 洪淑敏（局長）住同上
訴訟代理人 黃本立
參 加 人 陳嘉凌
訴訟代理人 陳群顯律師
蕭富山律師
黃鈺如律師
上列當事人間因發明專利舉發事件，原告不服經濟部中華民國106 年9 月27日經訴字第10606307690 號訴願決定，提起行政訴訟，並經本院命參加人獨立參加本件被告之訴訟，本院判決如下：

主 文

原告之訴駁回。

訴訟費用由原告負擔。

事實及理由

一、事實概要：原告之前手日商東芝股份有限公司前於民國91年12月3 日以「半導體積體電路」向被告申請發明專利，申請專利範圍共28項，同時主張優先權（受理國家：⒈日本，⒉日本，申請日：⒈2001／12／19，⒉2002／10／25，申請案號：⒈特願0000-000000 ，⒉特願0000-000000 ），經被告編為第91135040號審查，准予專利，公告並發給發明第I238412 號專利證書（下稱系爭專利）。

嗣參加人以系爭專利請求項7 、13、15、17、18有違核准時專利法第22條第1項第1款及第4項之規定，對之提起舉發。

案經被告審查，以105 年12月26日（105 ）智專三㈡04066 字第10521587810 號專利舉發審定書為「請求項7 、13、15、17、18舉發成立，應予撤銷」之處分。

原告前手不服，提起訴願，並據被告答辯。

嗣系爭專利經被告於106 年5 月31日核准讓與登記予原告。

之後，經經濟部於106 年9 月27日以經訴字第10606307690 號訴願決定駁回，原告不服，提起本件行政訴訟。

因本院認本件判決之結果，倘認原處分及訴願決定應予撤銷，將影響參加人之權利或法律上之利益，爰依職權命參加人獨立參加本件被告之訴訟。

二、原告聲明請求原處分關於「請求項7 、13、15、17至18舉發成立，應予撤銷」之部分暨訴願決定均撤銷，並主張：㈠證據4 及5 並非公開文件，不具專利法上之先前技術適格性：⒈證據5 （含證據5-1 至證據5-3 及參證1 號至參證3 號）為不適格證據：⑴證據5-1 係2004年5 月24日撰寫（draft ）之第1.3 版之產品規格書，其撰寫日晚於系爭專利之優先權日（2001年12月19日），故證據5-1 不得作為系爭專利之先前技術。

⑵證據5-2 係註記為「預先（Advance ）」之2001年7 月5日撰寫（draft ）之第0.0 版產品規格書，參加人並未提出任何類似時光回溯器（WAYBACK MACHINE ）網頁之具體事證，以證明證據5-2 之產品規格書確實已於系爭專利優先權日（2001年12月19日）前公開，且證據5-2 之「Advance 」註記代表該規格書非一般大眾可得而知，即使參證1 號亦無法佐證證據5-2 產品規格書於2001年12月11日前公開，再者，由參加人所提之參證1 圖示之內容，載明證據5 之K9F1G08U0M、K9F1G08Q0M產品狀態為「Engineering Sample（coming soon ）」，其表示證據5 之K9F1G08U0M、K9F1G08Q0M產品斯時僅在設計中，尚未提供工程樣品（engineering sample）。

所謂「工程樣品」，係於在上市前提供給特定廠商以供產品開發參考者，且該特定廠商需簽署保密合約始能接觸，並非「不特定多數人」所能取得或知悉。

而證據5 之產品在2001年12月11日連工程樣品都還沒完成（coming soon ），其處於尚未公開之階段。

據此，參加人所提之參證1 號反可證明證據5 之產品於2001年12月11日仍尚未設計完成，更不可能公開其產品規格書。

⑶依證據5-1 產品規格書所記載，該1G產品第0.4 版規格書之撰寫日為2002年11月22日。

若參加人所稱三星電子公司總是一完成新版產品規格書便立刻公布於網站提供下載云者果為真，則在原證1 號之三星電子公司網頁，應可看到前開1G產品第0.4 版規格書在2002年11月22日或其後幾天內公告之消息。

然原證1 號所保存之頁面為2002年12月22日之樣貌，距前述第0.4 版規格書撰寫日已經過一整個月，網頁上所顯示最新一筆規格書更新為2002年12月6 日2G產品，前一筆則為2002年10月16日發布之512MB 產品，此期間並無其他產品規格書更新之公告，顯見證據5-1 所列2002年11月22日撰寫的1G產品第0.4 版規格書，在斯時並非三星公司認為可以公開之資訊，否則何以在2002年12月22日之網頁上有10月16日及12月6 日更新之其他產品規格書，卻無證據5-1 所列之第0.4 版規格書？參加人空言指稱「三星電子公司有隨時公開產品規格書之商業慣習」云云，洵屬無據。

此外，參證1 號所示網頁記載內容與證據5-2 產品規格書不一致，蓋參證1 號記載第0.2 版之日期為2001年12月4 日，而證據5-1 於規格書第0.2 版則無標示撰寫日期，反而是在第0.1 版第3項修改標示2001年12月4 日。

倘若該次修改與第0.2 版係於同一日撰寫，則按常理推斷，三星電子公司理應將第0.1 版第3項修改之內容記載於第0.2 版項下，並統一標示為2001年12月4 日，而非如今證據5-1 所見模樣。

是以，第0.2 版規格書之撰寫日本身即有疑義，遑論撰寫日與公開日並不相同，益證參證1 號所示日期及資訊不可盡信。

⑷至於參證2 號之第0.2 版規格書雖然記載日期為2001年12月4 日，然該日期為「撰寫日期」（Draft Date），且規格書右上角每頁均有「Advance 」註記，承前所述，該規格書所示第0.2 版產品顯然尚在開發階段，其規格書標示為「預先（Advance ）」，乃僅供特定客戶參考之意，而非公開給不特定多數人閱覽，故參證2 號亦不能作為證據5 產品規格書已公開之證明。

⑸如上所述，參證1 號已可證明證據5 之K9F1G08Q0M、K9F1G08U0M產品在2001年12月11日尚未設計完成，更不可能公開其產品規格書。

因此，證據5-3 於更早的2001年9 月10日所發布之新聞報導顯僅為商業宣傳，而非證據5 之K9F1G08Q0M、K9F1G08U0M產品之實際供貨時間。

⑹參加人所援引之參證3 號段落已明確記載K9F1G08U0M-YCB01為「未來」裝置（「future」K9F1G08U0M-YCB01 Gbitdevice），故參證3 號僅預告未來將會推出K9F1G08U0M產品，根本無法證明證據5 之K9F1G08U0M產品及其產品規格書於參證3 號申請日前已公開。

⒉證據4 （含證據4-1 ～證據4-3 ）為不適格之證據：⑴證據4 包含證據4-1 、4-2 及4-3 三份內容完全不同的文件，此由證據4-2 及4-3 並未揭露證據4-1 之詳細型號及規格書版本可稽，故該等證據本應被分別獨立檢視。

惟被告不察，將前開三份文件視為一份文件，進而認為證據4-3（亦即EE TIMES網頁）之日期可勾稽證據4-1 之公開日期。

更甚者，證據4-3 明明未有「WAYBACK MACHINE 」之印記，被告竟做出該網頁「經WAYBACK MACHINE 確認」背於事實之主張。

⑵證據4-1 係型號K9W4G08U1M、K9W4G16U1M、K9K2G08Q0M、K9K2G16Q0M、K9K2G08U0M、K9K2G16U0M快閃記憶體規格書；

而證據4-2 （2001年8 月30日發布的Samsung 公司網頁新聞資料）及證據4-3 （EE TIMES網站資料）為三星電子公司之1 Gigabit NAND 快閃記憶體產品之發佈報導，該二份報導完全未揭露任何前開規格書之型號，證據4-1 規格書與證據4-2 及證據4-3 之報導間顯然無法勾稽。

參加人僅因該等報導提及1 Gigabit NAND快閃記憶體產品，即認該報導可連結前開型號規格書之公開日期，實屬不當連結。

㈡關於系爭專利請求項7 及13（及其附屬項）所載「連續進行之第一動作及第二動作」之解釋：據系爭專利圖8 及說明書相關段落，當執行第1 頁之資料寫入動作時，可同時執行第2 頁之寫入資料輸入動作。

亦即，當執行第1 頁之寫入動作時，可部分並列執行第2 頁之寫入動作。

系爭專利說明書明確支持連續進行之兩個動作係：第二動作之開始係在第一動作開始之後、且可以在第一動作結束之前。

系爭專利說明書記載之實施例明確支持連續進行之兩個動作係：第二動作之開始係在第一動作開始之後、且可以在第一動作結束之前。

此外，原告一再明確主張「連續進行之第一動作及第二動作」不會涵蓋「同時執行第一動作及第二動作」之態樣。

原告從未主張系爭專利請求項7 及13所載之「連續進行之兩個動作」僅為「並列進行之兩個動作」，參加人之說法顯非事實。

㈢系爭專利請求項7 及13（及其附屬項）所載發明可達成系爭專利說明書中所載之發明目的：系爭專利說明書係記載「『本發明』之第一／第二／第三目的」，而非記載「本實施例之第一／第二／第三目的」。

根據一發明一專利之基本概念，系爭專利所載之實施例應皆涵蓋於「本發明」之範圍，其所支持之請求項當然可達成系爭專利說明書所載之「本發明之第一／第二／第三目的」，而非如參加人所強辯，請求項7 及13僅能達成本發明之第一目的，而本發明之第二／第三目的係由請求項1 及19所達成。

系爭專利請求項7 及13所載之「第一動作」及「第二動作」可包含系爭專利說明書中圖8 之實施例，亦即，第一動作可為第1 頁之寫入動作（其包含第1 頁之寫入資料輸入動作、資料傳送動作、及資料寫入動作），而第二動作可為第2 頁之寫入動作（其包含第2 頁之寫入資料輸入動作、資料傳送動作、及資料寫入動作），其中當執行第1 頁之資料寫入動作時可同時執行第2 頁之寫入資料輸入動作；

因此，系爭專利請求項7 及13所載之「連續進行之第一動作及第二動作」應包含「第1 頁之資料寫入動作與第2 頁之寫入資料輸入動作並列進行」之實施例，此與本發明之第二目的所使用之技術手段「提供一種半導體積體電路，其係可於資料寫入動作中並列進行寫入資料輸入」相同，故當可達成本發明之第二目的之功效「可縮短整個資料寫入程序所需時間，可實現具有快速資料寫入功能之半導體記憶電路」。

綜上，系爭專利請求項7 及13所請發明確實可達成系爭專利說明書第9-10頁之段落「發明所欲解決之問題」所載之三個發明目的。

㈣證據2 、3 、6 及7 無論單獨或組合，均無法證明系爭專利不具新穎性或進步性：⒈證據2 無法證明系爭專利請求項7 、13、15、17及18不具進步性：證據2 圖1 及其相關段落已明確揭示複數頁緩衝器102 （被分成M 個子區塊，各子區塊具有N 個頁緩衝器）整體可用於儲存由一次動作所同時寫入或擦除之資料位元。

因此，不論以總驗證狀態信號輸出或部分驗證狀態信號輸出，其所輸出之寫入結果之驗證信號皆為「一次動作」之成功／失敗結果，其與系爭專利請求項7 及13之「於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」完全不同。

基於上述理由，證據2 之「一次動作」之成功／失敗結果與系爭專利請求項7 及13之「連續兩個動作」之成功／失敗結果客觀上存有極大之差異，故證據2 完全未教導或建議系爭專利請求項7 及13所載之「連續進行之第一動作及第二動作（連續進行為一個接著一個依序進行，開始時間有別）」。

因此，相較於證據2 ，系爭專利請求項7 及13應具有新穎性及進步性。

而系爭專利請求項15及17至18為請求項13之附屬項，應亦具有新穎性及進步性。

⒉證據3 無法證明系爭專利請求項7 、13、15、17及18不具新穎性及進步性：證據3 之一個完整寫入動作係從第1 頁之輸入動作開始，直至輸入一個寫入命令以同時完成第1 頁及第2 頁之寫入動作。

因此，證據3 所揭之第1 頁及第2 頁之寫入動作僅為一個完整的寫入動作，並非如參加人所主張之二個連續執行之完整寫入動作。

因此，證據3 所載之一個完整的寫入動作與系爭專利請求項7 （及請求項13）所請之「連續進行的第一動作與第二動作」大相逕庭。

綜上，證據3 完全未教導或建議系爭專利請求項7 及13所載之「連續進行之第一動作及第二動作（連續進行為一個接著一個依序進行，開始時間有別）」。

因此，相較於證據3 ，系爭專利請求項7 及13應具有新穎性及進步性。

系爭專利請求項15及17至18為請求項13之附屬項，應亦具有新穎性及進步性。

⒊證據6 （含證據6-1 至證據6-5 ）或證據7 （含證據7-1 至證據7-3 ）無法證明系爭專利請求項7 、13、15、17及18不具新穎性及進步性：證據6-1 之Table 2 中所顯示之平面0 至3 之成功／失敗結果係來自對平面0 至3 之「同時寫入」。

證據6-1 之擦除動作或寫入動作皆為同時進行，並非如系爭專利請求項7 及13所載之「連續進行之第一動作及第二動作（連續進行為一個接著一個依序進行，開始時間有別）」。

參加人將證據6-1圖9 之輸入命令80h 起、至虛頁寫入11h 命令、實頁寫入10h 命令，直至完成資料寫入視為一整個完整寫入動作，並主張其可對應至系爭專利所請之第一動作或第二動作。

然而，證據6 僅揭示「同時寫入」及「同時抹除」，並未揭露參加人所謂之「完整寫入動作」，參加人對證據6 之主張係不當擴充證據6 之內容所自行推得之結果。

即使依參加人以不當擴充之方式分析證據6 （原告仍質疑此分析之正確性），證據6-1 圖9 所示之Plane 0 至Plane 3 之寫入動作僅為一個完整的寫入動作，並非如參加人所主張之四個連續執行之完整寫入動作。

不論就證據6-1 本身之文字記載觀之或就參加人所主張之一整個完整寫入動作而論，證據6-1 完全未教導或建議系爭專利請求項7 及13所載之「連續進行之第一動作及第二動作（連續進行為一個接著一個依序進行，開始時間有別）」。

因此，相較於證據6-1 ，系爭專利請求項7 及13應具有新穎性及進步性。

系爭專利請求項15及17至18為請求項13之附屬項，應亦具有新穎性及進步性。

㈤證據1 無法證明系爭專利請求項7 、13、15、17及18不具新穎性及進步性：證據1 圖4 及其相關段落僅揭露I ／O4可輸出寫入動作之成功／失敗結果且I ／O5可輸出擦除動作之成功／失敗結果，卻完全未提及該寫入動作及該擦除動作為同一流程所執行（其可能為兩個單獨的動作），更遑論揭露該寫入動作及擦除動作為連續執行的兩個動作。

縱使基於參加人毫無根據之假設，由於證據1 之擦除動作之成功／失敗結果需於進行寫入動作開始前輸出，故其仍與系爭專利請求項7 及13之技術特徵不相同。

綜上，證據1 完全未教導或建議系爭專利請求項7 及13所載之「上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功/ 失敗結果皆輸出至半導體積體電路之外部」。

因此，相較於證據1 ，系爭專利請求項7 及13無疑具有新穎性及進步性。

系爭專利請求項15及17至18為請求項13之附屬項，從而亦應具有新穎性及進步性。

㈥系爭專利請求項7 記載：「成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」。

細查系爭專利說明書及圖式之所有實施例，均僅支持連續進行之兩個動作係呈「第二動作之開始係在第一動作開始之後且可以在第一動作結束之前」之情況，故系爭專利請求項中所述之「連續進行之第一動作及第二動作」之範圍僅涵蓋第二動作之開始係在第一動作開始之後，且可以在第一動作結束之前（亦即，第一動作的後半部可與第二動作的前半部同時進行）。

至系爭專利請求項13亦具有相似之特徵，應採相似之解釋。

迺被告卻似將「連續進行」擴張解釋為包括「同時開始」之情況，顯與系爭專利說明書之記載不一致，非符發明之本意，難謂「合理」之解釋。

縱使考慮「最寬廣」之解釋方式，基於一般認知，亦殊難想像「連續」二字會包含「同時」開始或結束之情況。

依教育部網路版國語辭典對於「連續」之定義為「繼續不斷」（http ://dict .revised .moe .edu.tw/cgi-bin/cbdic/gsweb .cgi?ccd=ki2K8w&o=e0&sec=sec1&op=v&view=0-1 ）；

既為「繼續」即不包括「同時開始」，應無疑問。

然被告卻採不同立場，且未給予隻字片語之解釋，實難令原告干服。

三、被告聲明求為判決原告之訴駁回，並抗辯：㈠原告所指本院之中間判決為民事一審階段之中間判決，非終審判決，且民事訴訟案件中被告提出專利無效證據與本件舉發證據不完全相同。

是以兩者審查判斷之事實基礎不同，原告以原處分審定結果與上開中間判決不同而稱處分機關對法院判決置之不理，顯非事實。

另舉發證據對應至本院中間判決之證據，經本院審理不採一事云云。

經審查後認為本件舉發證據於該民事一審法院審理時，被告（本案舉發人）另有補提出諸多證據惟均已逾時提出，未為法院採認；

然該不採之證據於本舉發案審定前均依法提出，經審查具證據力，為本案採認，是宥於民事訴訟審理程序與舉發案件審查程序不同，判斷事實基礎有別，故審認結果不同，是以，原告上述所稱不符事實。

㈡起訴理由另稱舉發證據4 、5 、6 、7 均屬網路證據，其證據能力顯不適格，不得做為證明系爭專利請求項不具專利要件云云。

本件參加人於舉發申請時即已主動附上經WAYBCAKMACHINE 非營利網頁確認網路證據公開時點之佐證資料，且於審查時確認網頁所示與參加人所提佐證資料內容相符，原告對證據適格雖有疑義，但仍就舉發證據所揭技術實質答辯，據此，難謂參加人就舉發證據4 、5 、6 、7 未提可證明網路上之資訊內容或公開之時間點之佐證資料，而得認定證據4 、5 、6 、7 不具證據能力。

㈢舉發證據為記憶體規格書等，其本身並無過多文字說明，惟審查時就規格書所載內容與系爭利請求項技術特徵比對，認定舉發證據可對應請求項技術特徵，原處分摘錄系爭專利請求項文字敘明舉發證據，並無不妥。

再者，按專利審查基準比對新穎性，就該發明之技術特徵與引證文件中所揭露之先前技術逐一進行判斷。

此外，舉發證據已揭露系爭專利請求項全部技術特徵，自可達成系爭專利之目的及功效，原處分亦已載明。

㈣證據2 已揭露請求項7 全部技術特徵：原處分第9 頁理由⑶所載「證據2 第6 欄第45至48行所載驗證電路103 係提供輸出驗證狀態資訊，指示於記憶體陣列101 之記憶體晶胞上執行寫入驗證操作或抹消驗證操作的結果。」

第6 欄第59行至第7 欄第5 行所載「驗證電路103 於此時接收由M 頁緩衝器子區塊於PV信號線PV0 至PV（N-1 ）發送的個別寫入驗證信號。

當發現對應第n 個元件頁緩衝器之至少一個記憶體晶胞有瑕疵時，對應寫入驗證信號PV被設定為低準位。

當發現全部對應第n 個元件頁緩衝器之記憶體晶胞皆正常時，對應寫入驗證信號PV被設定為高準位。

響應寫入驗證信號PV0 至PV（N-1 ），驗證電路103 輸出驗證狀態信號VPASS0至VPASS （N-1 ），此時各驗證狀態信號VPAS S指示寫入驗證作業結果」，即對應於系爭專利請求項7 之「成功／失敗判定電路，其係配置成判定前一動作結果，並輸出成功／失敗信號」技術特徵；

證據2 說明書第7 欄第44至57行所載「驗證狀態輸出電路104 接收全部由驗證電路103發送的驗證狀態信號VPASS0至VPASS （N-1 ），且暫時儲存該信號。

當至少一驗證狀態信號指示記憶體晶胞出現瑕疵時，驗證狀態輸出電路104 輸出- 總驗證狀態信號VPASS 指示整個記憶體裝置於被寫入或抹消後出現的任何瑕疵。

否則驗證狀態輸出電路104 輸出總驗證狀態信號VPASS ，指示整個記憶體裝置於被寫入或抹消後的正常狀態。

由驗證狀態輸出電路104 輸出的總驗證狀態信號VPASS 輸送至控制器100 及第二閂鎖電路107 」，即對應於系爭專利請求項7 之「成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」技術特徵；

證據2 第8 欄第17至23行所載「第二閂鎖電路107 接收由驗證狀態輸出電路104 發送的總驗證狀態信號VPASS ，且暫時儲存該信號。

第二閂鎖電路107 輸出此信號VPASS 之響應信號VPL 至輸出電路106 之第一子區域106-0 。

信號VPL 由第一子區域106-0 傳送至快閃記憶體接腳IO0 。」

，第7 欄第62行至第8 欄第26行所載「輸出電路106 包括N 子區塊106-0 至106-（N-1 ）。

由資料匯流排發送的資料信號DATA0 至DATA( N-1)供給輸出電路106 之子區塊106-0 至106-（N-1 ）被輸出於快閃記憶體之接腳IO0至IO（N-1 ）。」

，即對應於系爭專利請求項7 之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵。

系爭專利請求項7所述之技術內容已為證據2 所揭露，故證據2 足以證明系爭專利請求項7 不具新穎性。」

。

㈤另原告主張原處分未述明不參酌本院中間判決就請求項解釋一事，原處分第5 頁理由（五）爭點之判斷1 已敘明，並無原告上述主張理由不備；

原處分已詳載舉發證據足以證明系爭專利請求項不具專利要件，不另贅述。

㈥93年版專利審查基準上述記載，對於申請專範圍之記載有疑義而需要解釋時，則應一併考量發明說明、圖式及該發明所屬技術領域中具有通常知識者之通常知識，至於該如何解釋雖未明文記載，但亦未有限制於解釋申請專利範圍時不得採「最廣泛、合理解釋」之意涵，再者，102 年版專利審查基準明文規範，由此可知，解釋申請專利範圍時得採「最廣泛、合理解釋」並無不當，據此，再者，原處分就原告於舉發階段援引2016版專利侵權判斷要點主張為論駁，本件舉發案依據系爭專利核准時應適用之專利法為審查並無違誤，原告上述主張無理由。

四、參加人聲明求為判決原告之訴駁回，並主張：㈠系爭專利請求項7 、13、15、17、18之申請專利範圍解釋及其文義範圍：⒈關於「連續」用語之解釋：⑴按系爭專利請求項7 、13皆有「連續進（執）行」等語，系爭專利請求項7 、13（含其附屬項第15、17、18項），均以「連續進（執）行第一動作及第二動作」作為限制條件，其中，系爭專利並未對「連續」乙詞以合理清楚且精確的方式表明有意賦予新的意義作為「自定義詞」，因此，即應以通常意義予以解釋。

而「連續」之通常意義，應指「繼續不斷、不間斷」之意思。

以第一動作、第二動作分別對應第一頁、第二頁之「寫入動作」為例，參照說明書圖13( b)、13( c)以及圖15( a)至( c)、圖16( a)至(c)可知，可以總括第一頁「寫入動作」完成後再進行第二頁「寫入動作」（圖13( b)，下稱「依序執行態樣」），以及於第一頁「寫入動作」中（開始後，但尚未完成）即進行第二頁「寫入動作」（圖13( c)，下稱「並列執行態樣」），原處分第7 頁第⑷段之解釋亦同此旨。

⑵系爭專利發明說明書及圖式，以第一動作、第二動作分別對應第一頁、第二頁之「寫入動作」為例，請求項7 、13總括之「依序執行態樣」以及「並列執行態樣」，均非指「同時執行第一動作及第二動作」，原告之所以會指稱第一動作及第二動作有「同時執行」之問題，應係將對應第一頁、第二頁完整「寫入動作」之「第一動作」及「第二動作」，錯誤對應為第一頁、第二頁之「資料寫入動作」，致生「同時執行」之無謂抗辯，該等抗辯顯與請求項7、13之「動作」用語解釋不合，顯屬不當混淆，應無足採。

⒉關於系爭專利各「動作」之說明：⑴「連續進行第一資料寫入動作及第二資料寫入動作」之用語，對通常知識者應解釋為第一「資料寫入動作」與第二「資料寫入動作」二者間「繼續不斷、不間斷」，二次「資料寫入動作」間不應再存有其他「動作」間隔。

系爭專利之「資料寫入動作」係指將被感測鎖存電路32鎖存之資料寫入記憶體單元內的動作( 使用Sense Latch)，如圖8所示Tc期間進行之動作（所需時間約200 μs ），標示為「1st data program for Page 1 」（系爭專利說明書第17至18頁參照）；

而系爭專利之各頁之完整「寫入動作」（其動作期間自該頁「資料輸入動作」開始至該頁「資料寫入動作」結束），則係指數頁之各頁寫入之完整動作，圖6 係指對於每頁之「寫入資料輸入動作」、「寫入資料傳送動作」及「資料寫入動作」之完整動作（系爭專利說明書第17頁第15-24 行參照），亦即「資料寫入動作」僅為各頁之完整「寫入動作」中之一部分動作，「資料寫入動作」與各頁「寫入動作」二者並非完全相同，應予辨明。

⑵系爭專利請求項7 、13所載之「第一動作」與「第二動作」係指半導體積體電路執（進）行之動作，對應於系爭專利說明書內容包含「寫入資料輸入動作」、「寫入資料傳送動作」、「資料寫入動作」之各頁完整「寫入動作」。

以Background進行一頁完整「寫入動作」為例，請求項7、13係以半導體積體電路及其執行動作為請求主張，並非以晶片外部輸入命令與資料為請求主張（見本院卷三第877 頁圖式虛線以上部分，同參加人辯論意旨狀第16頁）請求項7 、13係以「動作」作為限制條件，並非以「命令」作為限制條件，應予辨明。

㈡證據5 （關連性證據舉發證據5-1 至證據5-3 、參證1 、2、3 號）可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：⒈證據5 係K9F1G08Q0M等型號快閃記憶體（容量1G）之規格書及其關連證據，證據5-2 係2001年7 月5 日首次發行（initial issue ）之K9F1G08Q0M等型號快閃記憶體（容量1G）第0.0 版之產品規格書，證據5-1 係前開產品1.3 版之產品規格書，對照證據5-1 、證據5-2 之內容以及首頁之RevisionHistory 可知，參加人所引用證據5-2 第0.0 版產品規格書的部分〔第5 頁圖1-1 方塊圖、第29頁快取寫入（Cache Program ）、第31頁表2 狀態暫存器定義表〕，均係2001年7月5 日首次發行之內容，該等引用部分之實質技術內容於其後版本均未曾修改。

證據5-3 係有關「三星電子發佈世界首塊1Gb NAND型閃存卡」之新聞報導，其新聞發佈時間為「0000-00-0000:57 」，網路之檔案目錄為http ://www .yesky.com/00000000 ，可知公開日期為2001年9 月10日。

其中證據5-3 之新聞更明確提及三星公開發布之產品型號包含證據5 之K9F1G08Q0M/ K9F1G16Q0M快閃記憶體，故證據5-1 至5-3相互勾稽，足以證明該型號產品之技術內容已於系爭專利之優先權日（2001年12月19日、2002年10月25日）前公開，故證據5 具有證據能力。

⒉依據三星公司關於產品及規格書之發布慣例，該公司於每一版本產品推出時，皆會即時提供該產品規格書以供有意購買用者參考與使用。

以證據5 之K9F1G08Q0M產品而言，其0.0版發行日為2001年7 月5 日（證據5-2 ），衡諸常情，產品供應商必然至少於產品發布時提供產品規格書，以供有意購買者進行評估，故三星公司至少在產品發布時，會同時提供該產品規格書以供有意購買用者參考與使用；

此有時光回溯器（Wayback Machine 非營利性網站）於2001年12月11日保存之網頁為證（參證1 號）。

據此，三星公司，至遲在2001年12月11日即已公開該型號之產品規格書。

又依據該網頁記載，證據5 之K9F1G08Q0M產品係在2001年12月11日前之6 個月內即已發布，同時亦記載該產品之0.2 版規格書（參證2號）於2001年12月4 日發行，並於2001年12月5 日公開0.2版規格書之相關修改內容於網站上供參（參證1 號，僅第19頁有修改，0.0 版及0.2 版二版本實質相同），故參證1 號及參證2 號此二補強證據顯然可以相互勾稽，進一步證明證據5 之K9F1G08Q0M等產品及其共用之第0.2 版產品規格書之公開日早於系爭專利之優先權日（2001年12月19日、2002年10月25日），亦可用以證明三星公司之產品規格書於撰寫後即公開以供有意購買者參考與使用之慣例，故證據5 產品規格書之公開日早於系爭專利之優先權日（2001年12月19日、2002年10月25日），可作為系爭專利之先前技術。

⒊證據5 （關連性證據舉發證據5-1 至5-3 、參證1 、2 、3號）可以證明系爭專利請求項7 不具新穎性、進步性：⑴證據5 之產品係NAND快閃記憶體（證據5-2 規格書第2 頁參照），該產品揭露有快取寫入（cache program ），於數頁之各頁依序進行之完整「寫入動作」中，可將對應第一動作之成功／失敗結果Pass／Fail（N-1 ），以及對應第二動作之成功／失敗結果Pass/Fail （N ），於輸入讀取狀態命令70h 至命令暫存器後，由該輸入／輸出控制電路將該狀態暫存器內之該成功／失敗結果Pass／Fail（N-1 ）、Pass/Fail （N ）輸出至輸入／輸出接腳I ／O1及I ／O0（證據5-2 規格書第29頁圖9 、第31頁表2 ）。

⑵比對證據5 之快取寫入（cache program ）及其狀態讀取暫存器之內容，可以證明系爭專利請求項7 不具新穎性；

比對證據5-2 規格書之快取寫入（cache program ）及其讀取狀態暫存器之內容可知，通常知識者當可依據證據5之揭露輕易完成請求項7 之所有技術特徵，且請求項7 相對於證據5 並無不可預期功效（均可輸出二頁依序寫入之二個成功／失敗結果，以利晶片外部控制的便利性），故證據5 亦可以證明系爭專利請求項7 不具進步性。

⒋證據5 （其關連性證據舉發證據5-1 至證據5-3 、參證1 、2 、3 號）可以證明系爭專利請求項13不具新穎性、進步性：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13係增加將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出即足。

證據5 ，其已揭露狀態暫存器可於數頁之各頁依序進行寫入動作結束後，藉由輸入讀取狀態命令70h 至命令暫存器後，由該輸入／輸出控制電路將該狀態暫存器內之該成功／失敗結果Pass／Fail（N-1 ）（對應第一動作之成功／失敗結果）、Pass／Fail（N ）（對應第二動作之成功／失敗結果）輸出至輸入／輸出接腳I ／O1及I ／O0（參證據5-2 規格書圖9 上開截圖紅框處，狀態暫存器可輸出I ／O0、I ／O1等第N 頁及第N-1 頁「寫入動作」之成功失敗結果），當可對應請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，同證據5可以證明請求項7 不具新穎性、進步性之理由，證據5 亦可證明請求項13不具新穎性、進步性。

⒌證據5 （關連性證據舉發證據5-1 至證據5-3 、參證1 、2、3 號）可以證明系爭專利請求項15不具新穎性、進步性：請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據5 可以證明請求項13不具新穎性、進步性之理由係以第一動作、第二動作均為「資料寫入」為例，故同證據5 可以證明請求項13不具新穎性、進步性之理由，證據5 亦可證明請求項15不具新穎性、進步性。

⒍證據5 （關連性證據舉發證據5-1 至證據5-3 、參證1 、2、3 號）可以證明系爭專利請求項17不具新穎性、進步性：請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據5-2 規格書之圖1-1 即已揭露以NAND快閃記憶體執行寫入動作，同證據5 可以證明請求項13不具新穎性、進步性之理由，證據5 亦可證明請求項17不具新穎性、進步性。

⒎證據5 （關連性證據舉發證據5-1 至證據5-3 、參證1 、2、3 號）可以證明系爭專利請求項18不具新穎性、進步性：請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據5-2 規格書之圖1-1 、圖2-1 即已揭露配置成行列狀之數個NAND型單元，同證據5 可以證明請求項13不具新穎性、進步性之理由，證據5 亦可證明請求項18不具新穎性、進步性。

㈢證據4 （關連性證據舉發證據4-1 至4-3 、參證4 號）可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：⒈證據4 （關連性證據舉發證據4-1 至4-3 、參證4 號）可作為系爭專利之先前技術：證據4 係K9K2G08Q0M等型號快閃記憶體（容量2G、4G等）之規格書及其關連證據，證據4-1 係2003年8 月5 日發布之K9K2G08Q0M等型號快閃記憶體之第1.4 版產品規格書；

證據4-2係2001年8 月30日發布的三星公司網頁新聞資料；

證據4-3係2001年8 月30日發布的EE Times新聞報導。

同前證據5關於證據能力之說明以及舉證，依據三星公司對於快閃記憶體產品設計及規格書之發布慣例，該公司於每一產品設計完成並撰寫完成規格書後，即提供有意購買者參考與使用。

以證據4 之容量2G之K9K2G08Q0M產品而言，其0.0 版規格書發行日為2001年8 月30日，與前揭證據4-2 、4-3 之新聞發布日期相同，衡諸常情，至少於該日已完成產品設計與規格書之撰寫，並提供有意購買用者參考與使用。

再者，證據4 -2及證據4-3 之內文均明確提及三星公司已公開發表容量2G之快閃記憶體（除標題所提及之容量1G快閃記憶體外），以及該產品新增快取寫入功能( write-cache function) ，因此，證據4-1 至4-3 可相互勾稽，用以證明在2001年8 月30日，該等型號產品之技術內容已於系爭專利之優先權日（2001年12月19日、2002年10月25日）前已公開，具有證據能力。

且證據4-2 係2001年8 月30日發布的Samsung 公司網頁新聞資料，確有時光回溯器（Wayback Machine 非營利性網站）可資佐證其公開日期。

證據4-3 與證據4-2 報導之內容實質相同可相互勾稽。

⒉證據4 （關連性證據舉發證據4-1 至4-3 、參證4 號）可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：證據5 與證據4 所揭露之技術內容相仿，其中證據5 為容量1G之NAND快閃記憶體，證據4 則為容量2G或4G之NAND快閃記憶體，但二者對應於系爭專利請求項7 、13、15、17、18等技術，其揭露之技術內容實質相仿，故上開證據5 可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性之理由於此一爭點均予援用，不再贅述。

因此，證據4 （關連性證據證據4-1 至4-3 、參證4 號）當亦可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性。

㈣證據6 可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：⒈證據6-1 係K9F1208U0M等型號快閃記憶體之規格書，首頁Revision History說明0.0 版於2000年10月27日首次發行（Initial issue ），0.4 版發行日為2001年4 月7 日，均早於系爭專利之優先權日（2001年12月19日、2002年10月25日）。

證據6-2 係三星公司標題為「SAMSUNG ElectronicsBegins Mass Production of 512Mb Flash Memory Device」之新聞報導，發布日為2001年7 月5 日，該新聞報導記載有：「三星電子開始量產512Mb 快閃記憶體裝置」「三星電子宣佈其採用0.15微米技術之新512Mb NAND快閃記憶體裝置進入量產。

該產品將以512Mb 單晶片封裝的元件序號K9F1208U0M－YCBO／YIBO及1Gb 雙晶片封裝的元件序號K9K1G08U0M－YCBO／YIBO提供。

也將提供128MB Smart Media卡。」

證據6-3 係三星公司標題為「SAMSUNG Electronics BeginsMass Production of 512Mb Flash Memory Device」之新聞報導，發布日為2001年7 月4 日，該新聞報導記載有：「三星電子開始量產512Mb 快閃記憶體裝置」、「三星電子宣佈其採用0.15微米技術之新512Mb NAND快閃記憶體裝置進入量產。

該產品將以512Mb 單晶片封裝的元件序號K9F1208U0M－YCBO／YIBO及1Gb 雙晶片封裝的元件序號K9K1G08U0M－YCBO／YI BO 提供。

也將提供128MB Smart Media 卡。」

證據6-4係時光回溯器網站保存網頁，可證明2001年7 月21日三星公司網站提供K9F1208U0M等型號快閃記憶體之規格書下載，下載即可取得證據6-1 。

證據6-5 係時光回溯器網站保存網頁，可證明2001年12月11日三星公司網站說明K9F1208U0M等型號快閃記憶體之產品狀態為「量產」（mass production）。

證據6-1 至6-5 可相互勾稽佐證K9F1208U0M等型號快閃記憶體之技術內容於系爭專利之優先權日前（2001年12月19日、2002年10月25日）已公開，可作為系爭專利之先前技術。

⒉證據6 可以證明系爭專利請求項7 不具新穎性、進步性：⑴證據6可以證明系爭專利請求項7不具新穎性：證據6 是一種NAND快閃記憶體，其具有將Plane 0 ～Plane 3 各平面頁「寫入動作」的成功／失敗結果分別予以保存，並藉由讀取命令（71h ）讀取I ／O1～I ／O4各平面頁「寫入動作」之個別成功／失敗結果，並分別輸出至外部。

實已揭露系爭專利請求項7 所有技術特徵，而可證明請求項7 不具新穎性。

⑵證據6可以證明系爭專利請求項7不具進步性：系爭專利請求項7 之發明目的在於「連續進行第一動作與第二動作，將第一動作及第二動作之成功／失敗結果分別保留，並輸出至半導體積體電路之外部，以提高晶片外部控制上的便利性（系爭專利說明書第9 頁末段參照）」，亦即係在於將該第一動作、第二動作之成功／失敗結果輸出至外部以提高外部控制之便利性，僅此而已，而相對於此，證據6 亦係在數平面頁之各平面頁依序進行之「寫入動作」中，將各平面頁寫入之成功／失敗結果分別保留，並輸出至外部，當亦具有提高晶片外部控制之便利性，請求項7 相對於證據6 自無新增功效或有何不可預期功效，當不具有進步性。

又證據6 上開「連續進行之各平面頁資料寫入動作」，與系爭專利請求項7 連續進行之第一動作、第二動作相同，均係在各頁完整「寫入動作」中用以將數頁資料依序寫入至記憶體陣列，證據6 與系爭專利請求項7 於功效上並無實質差異，證據6 當可用以證明請求項7 不具進步性。

⒊證據6 可以證明系爭專利請求項13不具新穎性、進步性：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出即足。

由於證據6-1 已揭露以多平面狀態命令（71h ），讀取狀態暫存器所保留各平面頁寫入／擦除是否已完成，以及寫入／擦除是否成功，當係指各平面頁「寫入動作」完成後，保留及輸出各平面頁之成功／失敗結果，故亦已對應揭露請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，同證據6 可以證明請求項7 不具新穎性、進步性之理由，證據6 亦可證明請求項13不具新穎性、進步性。

⒋證據6 可以證明系爭專利請求項15不具新穎性、進步性：請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據6 可以證明請求項13不具新穎性、進步性之理由係以第一動作、第二動作均為「資料寫入動作」為例，故同證據6 可以證明請求項13不具新穎性、進步性之理由，證據6 亦可證明請求項15不具新穎性、進步性。

⒌證據6 可以證明系爭專利請求項17不具新穎性、進步性：請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據6及圖1 即已揭露以NAND快閃記憶體執行寫入動作，則同證據6 可以證明請求項13不具新穎性、進步性之理由，證據6 亦可證明請求項17不具新穎性、進步性。

⒍證據6 可以證明系爭專利請求項18不具新穎性、進步性：請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據6 及圖1 、圖2 即已揭露配置成行列狀之數個NAND型單元，則同證據6 可以證明請求項13不具新穎性、進步性之理由，證據6 亦可證明請求項18不具新穎性、進步性。

㈤證據7 可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：證據6 、7 內容相仿，原告對於二證據完全相同，參加人謹引用原舉發理由以及前述證據6 之舉發理由，於茲不贅。

㈥證據1 可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：⒈證據1 為2001年11月20日公告之美國第US6 ,320,793 B1 號「NON-VOLATILE MEMORY DEVICE」專利案，證據1 公告日係早於系爭專利優先權日（2001年12月19日、2002年10月25日），可為系爭專利之先前技術。

⒉證據1 可以證明系爭專利請求項7 不具新穎性、進步性：⑴證據1 可以證明系爭專利請求項7 不具新穎性：證據1 已對應揭露系爭專利請求項7 之所有技術特徵，其中，證據1 揭露一模式控制電路18（對應系爭專利請求項7 之成功／失敗判定電路14），用以將寫入動作、刪除動作之結果進行個別判斷、一狀態暫存器180 （對應系爭專利請求項7 之成功／失敗保留電路15），用以暫時儲存前揭寫入動作、刪除動作之判斷結果、以及一輸出緩衝器15（對應系爭專利請求項7 之輸出電路4 ），用以將狀態暫存器之各個判斷結果分別輸出至外部。

又依據證據1 圖61之揭示，刪除動作（步驟S65 ）與寫入動作（步驟S66 ）係連續進行的兩個動作，而刪除動作（對應第一動作）與寫入動作（對應第二動作）之成功／失敗驗證結果，於驗證後分別暫時儲存於狀態暫存器180 ，並可分別於I ／O5及I ／O4接腳輸出，因此，證據1 已揭露系爭專利請求項7 之所有技術特徵，可以證明系爭專利請求項7 不具新穎性。

⑵證據1 可以證明系爭專利請求項7 不具進步性：系爭專利請求項7 之發明目的在於「連續進行第一動作與第二動作，將第一動作及第二動作之成功／失敗結果分別保留，並輸出至半導體積體電路之外部，以提高晶片外部控制上的便利性（說明書第9 頁末段參照）」，亦即係在於將該第一動作、第二動作之成功／失敗結果輸出至外部以提高外部控制之便利性，僅此而已，而相對於此，證據1 既可將連續進行之刪除動作、寫入動作之成功／失敗結果分別保留，並輸出至外部，亦可提高晶片外部控制之便利性，請求項7 自無新增功效或有何不可預期功效，當不具有進步性。

⒊證據1 可以證明系爭專利請求項13不具新穎性、進步性：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出即足。

由於證據1 已揭露可將「刪除動作」、「寫入動作」之成功／失敗結果暫時儲存於狀態暫存器180，並藉由讀取I ／O5及I ／O4接腳同時輸出刪除動作、寫入動作之各別成功／失敗結果，已如前述，故亦已對應揭露請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，同證據1 可以證明請求項7 不具新穎性、進步性之理由，證據1 亦可證明請求項13不具新穎性、進步性。

⒋證據1 可以證明系爭專利請求項15不具進步性：請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據1 可以證明請求項13不具進步性之理由係以第一動作為刪除動作，而第二動作為寫入動作為例，然而，記憶體單元陣列可以執行的動作為寫入動作、刪除動作等，且寫入動作通常亦為連續執行數次之寫入動作，故通常知識者當可依據證據1 所揭示將連續進行之二動作藉由狀態暫存器將該二動作成功／失敗結果分別暫時儲存後同時輸出之技術內容，輕易思及可將該二動作置換為二寫入動作，並將二寫入動作之成功／失敗結果分別保留，並輸出外部，以提高晶片外部控制之便利性，系爭專利請求項15並無不可預期之功效，故同證據1 當可證明請求項15不具進步性。

⒌證據1 可以證明系爭專利請求項17不具新穎性、進步性：請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據1第17欄第67行至第18欄第8 行即已揭露可以使用NAND型快閃記憶體，同證據1 可以證明請求項13不具新穎性、進步性之理由，證據1 亦可證明請求項17不具新穎性、進步性。

⒍證據1 可以證明系爭專利請求項18不具新穎性、進步性：請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據1 第17欄第67行至第18欄第8 行即已揭露可以使用NAND型快閃記憶體，同證據1 可以證明請求項13不具新穎性、進步性之理由，證據1 亦可證明請求項18不具新穎性、進步性。

㈦證據2 可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：⒈證據2 為2001年7 月10日公告之美國第US6 ,259,630 B1 號「NONVOLATILE SEMICONDUCTOR MEMORY DEVICE EQUIPPEDWITH VERIFICATION CIRCUIT FOR IDENTIFYING THE ADDRESS OF A DEFECTIVE CELL 」專利案，證據2 公告日係早於系爭專利優先權日（2001年12月19日、2002年10月25日），可為系爭專利之先前技術。

⒉證據2 已明確揭露「連續進行之第一動作及第二動作」之技術特徵，以及系爭專利請求項7 相對於習知技術之差異技術特徵：系爭專利請求項7 相對於自承習知技術之技術特徵，差異僅在於「設有成功／失敗判定電路14及成功／失敗保留電路15」、「輸出電路4 ，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路15內之上述第一動作及第二動作的各個成功／失敗結果」，其目的在於提高晶片外部控制上的便利性（系爭專利說明書第9 頁末段參照）。

然證據2 揭露一驗證電路103 （對應系爭專利請求項7 之成功／失敗判定電路14），用以將對應於記憶體單元之N 個頁緩衝器之寫入結果進行個別判斷、一第一鎖存電路105 （對應系爭專利請求項7 之成功／失敗保留電路15），用以接收來自驗證電路103 之N 個判斷結果並加以暫時儲存、以及一輸出電路106 （對應系爭專利請求項7 之輸出電路4 ），用以將N 個判斷結果分別輸出至外部，因此，證據2 可以證明系爭專利請求項7 不具新穎性、進步性。

⒊證據2 已明確揭露「連續進行之第一動作及第二動作」之技術特徵，及系爭專利請求項13相對於習知技術之差異技術特徵：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出各個成功／失敗結果即足。

證據2 既已揭露可將複數個記憶體單元之各個「寫入動作」之成功／失敗結果，暫時儲存於第一鎖存電路105 ，並藉由輸出電路106 將複數個成功／失敗結果均輸出至外部，當可對應請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，同證據2 可以證明請求項7 不具新穎性、進步性之理由，證據2 亦可證明請求項13不具新穎性、進步性。

⒋證據2 可以證明系爭專利請求項15不具新穎性、進步性：請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據2 可以證明請求項13不具進步性之理由係以第一動作、第二動作均為「資料寫入」為例，故同證據2 可以證明請求項13不具新穎性、進步性之理由，證據2 亦可證明請求項15不具新穎性、進步性。

⒌證據2 可以證明系爭專利請求項17不具新穎性、進步性：請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據2既已揭露記憶體陣列之資料寫入（證據2 第5 欄第37至42行），同證據2 可以證明請求項13不具新穎性、進步性之理由，證據2 亦可證明請求項17不具新穎性、進步性。

⒍證據2 可以證明系爭專利請求項18不具新穎性、進步性：請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據2 既已揭露配置成行列狀記憶體單元（證據2 第5欄第37至42行），同證據2 可以證明請求項13不具新穎性、進步性之理由，證據2 亦可證明請求項18不具新穎性、進步性。

㈧證據3 可以證明系爭專利請求項7 、13、15、17、18不具新穎性、進步性：⒈證據3 為2001年8 月28日公告之美國第US6 ,282,121 B1 號「FLASH MEMORY DEVICE WITH PROGRAM STATUS DETECTIONCIRCUITRY AND THE METHOD THEREOF」專利案。

證據3 公告日係早於系爭專利優先權日（2001年12月19日、2002年10月25日），可為系爭專利之先前技術。

⒉證據3號可以證明系爭專利請求項7不具新穎性：⑴證據3 圖8 之二頁「寫入動作」，分別寫入記憶體晶胞陣列200a與200b，二記憶體晶胞陣列係設置於一快閃記憶體，並且共用位址電路（A column decoder & redundancycircuit 230 and an address counter 240 are provided to the flash memory device，證據3 第10欄第25至27行）以及輸出入接腳，因此連續進行記憶體晶胞陣列200a與200b之寫入動作，包含依序進行資料輸入動作，之後再同時進行資料寫入動作，以及輸出記憶體晶胞陣列200a與200b之成功失敗結果（outputs flag signals PF_FSR1and PF_FSR2 which indicate program pass ／fail toeach of the memory cell arrays 200a and 200b，證據3 第14欄第8 至10行），故該二頁之完整「寫入動作」係開始時間有別之連續二動作。

⑵再者，證據3 既已揭露可同時保存複數個驗證結果，並分別輸出至外部以增加晶片外部控制上的便利性，功效與目的上即與系爭專利請求項7 並無不同，自已揭露「連續進行之第一動作及第二動作」之技術特徵。

是以，證據3 既已揭露系爭專利請求項7 之所有技術特徵，自可證明系爭專利請求項7 不具新穎性。

⒊證據3 （系爭專利自承先前技術併參）可以證明系爭專利請求項7不具進步性：證據3 揭露資料狀態偵測電路310 及312 （對應系爭專利請求項7 之成功／失敗判定電路14），用以將對應於記憶體晶胞陣列200a及200b之資料位元寫入狀態之驗證結果輸出信號pf_dM1FAIL及pf_dM2FAIL、第一暫存器及第二暫存器314 及316 （對應系爭專利請求項7 之成功／失敗保留電路15），用以接收來自資料狀態偵測電路310 及312 之兩個驗證結果並加以暫時儲存、以及第三暫存器328 （對應系爭專利請求項7 之輸出電路4 ），用以將前揭兩個驗證結果輸出至外部。

由於證據3 號與系爭專利自承先前技術屬於相同技術領域，其解決驗證結果輸出之問題具有共通性，且均以保存電路暫存驗證結果後輸出，二者之功能或作用具有共通性，通常知識者自具有依據證據3 之揭示參考系爭專利自承先前技術之明顯動機，因此，證據3 參照系爭專利自承之先前技術，可以證明系爭專利請求項7 不具進步性。

再者，於系爭專利所屬技術領域，控制數頁「寫入動作」之執行，無論部分重疊、接續進行於技術上均無實質差異，均可達成將數頁資料寫入之目的，差別僅在於時間上之考量，況且證據3 具有兩個記憶體晶胞陣列200a和200b及與之對應的資料狀態偵測電路310 、312 ，於寫入時，通常知識者可依需求自行調整第二動作的起始時間，而於該記憶體晶胞陣列200a執行寫入動作結束後，再不間斷地接續執行記憶體晶胞陣列200b的寫入動作，應屬輕易思及。

除此之外，證據3 相較於系爭專利更加具有節省時間之功效，且同樣可輸出兩個成功／失敗結果，又系爭專利請求項7 相較於其自承先前技術之差異，亦僅在於是否可以將複數個驗證結果，於保存電路保存後，分別輸出至外部，以提高晶片外部控制上的便利性（系爭專利說明書第3 頁第2 段參照），證據3 既已揭露可同時保存複數個驗證結果，並分別輸出至外部以增加晶片外部控制上的便利性，功效上及目的即與系爭專利請求項7 並無不同，系爭專利請求項7 相對於證據3 自無不可預期之功效。

因此，證據3 組合系爭專利自承之先前技術，自可證明系爭專利請求項7 不具進步性。

⒋證據3 可以證明系爭專利請求項13不具新穎性、進步性：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出各個成功／失敗結果即足。

證據3 既已揭露可將複數個記憶體單元陣列之各個寫入動作之成功／失敗結果，暫時儲存於第一暫存器及第二暫存器314 及316 ，並藉由第三暫存器328 將兩個成功／失敗結果均輸出至外部，當可對應請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，同證據3 可以證明請求項7不具新穎性、進步性之理由，證據3 亦可證明請求項13不具新穎性、進步性。

⒌證據3 可以證明系爭專利請求項15不具新穎性、進步性：請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據3 （結合系爭專利自承先前技術）可以證明請求項13不具進步性之理由係以第一動作、第二動作均為「資料寫入」為例，故同證據3 號可以證明請求項13不具新穎性、進步性之理由，證據3 號亦可證明請求項15不具新穎性、進步性。

⒍證據3 可以證明系爭專利請求項17不具新穎性、進步性：請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據3既已揭露記憶體陣列之寫入動作（證據3 第11欄第5 至18行），同證據3 號可以證明請求項13不具新穎性、進步性之理由，證據3 號亦可證明請求項17不具新穎性、進步性。

⒎證據3 可以證明系爭專利請求項18不具新穎性、進步性：請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據3 既已揭露配置成行列狀之NAND形型式記憶體單元（證據3 第1 欄第11-16 行、第11欄第5 至18行），同證據3 可以證明請求項13不具新穎性、進步性之理由，證據3 亦可證明請求項18不具新穎性、進步性。

㈨由於證據1 、2 、3 、4 、5 、6 、7 可以分別證明系爭專利請求項7 、13、15、17、18不具新穎性或進步性，已如上述。

又證據1 至7 均為NAND快閃記憶體領域之先前技術，具有功能與作用之共通性，則證據1 、2 之組合、或證據1 、3 之組合、或證據1 、4 之組合、或證據1 、5 之組合、或證據1 、6 之組合、或證據1 、7 之組合，或證據2 、3 之組合、或證據2 、4 之組合、或證據2 、5 之組合、或證據2 、6 之組合、或證據2 、7 之組合、或證據3 、4 之組合、或證據3 、5 之組合、或證據3 、6 之組合、或證據3 、7 之組合、或證據5 、6 之組合、或證據5 、7 之組合當亦可足以證明系爭專利請求項7 、13、15、17、18不具進步性。

五、本件法官依行政訴訟法第132條準用民事訴訟法第463條準用同法第271條之1 、第270條之1第1項第3款、第3項規定，整理兩造及參加人不爭執事項並協議簡化爭點如下：㈠不爭執事項：原告前手日商東芝股份有限公司前於91年12月3 日以「半導體積體電路」向被告申請發明專利，申請專利範圍共28項，同時主張優先權（受理國家：⒈日本，⒉日本，申請日：⒈2001／12／19，⒉2002／10／25，申請案號：⒈特願0000-000000 ，⒉特願0000-000000 ），經被告編為第91135040號審查，准予專利，公告並發給發明第I238412 號專利證書（即系爭專利）。

嗣參加人以系爭專利請求項7 、13、15、17至18有違核准時專利法第22條第1項第1款及第4項之規定，對之提起舉發。

案經被告審查，以105 年12月26日（105）智專三㈡04066 字第10521587810 號專利舉發審定書為「請求項7 、13、15、17至18舉發成立，應予撤銷」之處分。

原告前手不服，提起訴願，並據被告答辯。

嗣系爭專利經被告於106 年5 月31日核准讓與登記予原告。

之後，經經濟部於106 年9 月27日以經訴字第10606307690 號訴願決定駁回，原告不服，提起本件行政訴訟。

㈡本件爭點：⒈證據1 、2 、3 、4 、5 、6 、7 是否足以證明系爭專利請求項7 不具新穎性？⒉證據1 、2 、3 、4 、5 、6 、7 是否足以證明系爭專利請求項13不具新穎性？⒊證據2 、3 、4 、5 、6 、7 是否足以證明系爭專利請求項15不具新穎性？⒋證據1 、2 、3 、4 、5 、6 、7 是否足以證明系爭專利請求項17不具新穎性？⒌證據1 、2 、3 、4 、5 、6 、7 是否足以證明系爭專利請求項18不具新穎性？⒍證據1 、2 、3 、4 、5 、6 、7 或證據1 、2 之組合、或證據1 、3 之組合、或證據1 、4 之組合、或證據1 、5 之組合、或證據1 、6 之組合、或證據1 、7 之組合，或證據2 、3 之組合、或證據2 、4 之組合、或證據2 、5 之組合、或證據2 、6 之組合、或證據2 、7 之組合、或證據3 、4 之組合、或證據3 、5 之組合、或證據3 、6 之組合、或證據3 、7 之組合、或證據5 、6 之組合、或證據5 、7 之組合是否足以證明系爭專利請求項7 、13、15、17、18不具進步性？

六、得心證之理由：㈠按系爭專利之申請日為91年12月3 日，優先權日為90年12月19日，被告於94年5 月11日審定准予專利，故本件關於系爭專利有無具備新穎性、進步性要件之判斷，應依核准審定時有效之92年2 月6 日修正公布，93年7 月1 日施行之專利法（下稱93年專利法）為斷。

次按，凡利用自然法則之技術思想之創作，而可供產業上利用者，固得依93年專利法第21條暨第22條第1項之規定申請取得發明專利。

惟發明如係「申請前已見於刊物或已公開使用者」或「為其所屬技術領域中具有通常知識者依申請前之先前技術所能輕易完成時」，仍不得依法申請取得發明專利，復為同法第22條第1項第1款及第4項所明定。

㈡系爭專利之技術分析：⒈系爭專利發明目的及所欲解決的問題：先前之NAND單元型等非揮發性半導體記憶裝置存在無法於資料寫入動作中並列進行寫入資料輸入動作，整個資料寫入程序所需時間變長的問題。

此外，存在無法於資料讀取動作中並列進行讀取資料輸出動作，整個資料讀取程序所需時間變長的問題。

⒉系爭專利之技術手段：系爭專利係於NAND單元型EEPROM中，於資料寫入動作中可並行進行寫入資料的輸入動作，以縮短整個寫入程序所需時間。

其具備於動作結束後，其動作成功（Pass）／失敗（Fail）結果保留於半導體品片內之第一動作及第二動作，於連續進行第一動作與第二動作時，具有於第一及第二動作結束後輸出第一動作之成功／失敗結果與第二動作之成功／失敗結果兩者的動作。

參照系爭專利說明書第3 、13至14頁，系爭專利之NAND單元型EEPROM設有成功（Pass）／失敗（Fail）判定電路（Pass／Fail判定電路）14及成功（Pass）／失敗（Fail）保留電路（Pass／Fail保留電路）15。

上述Pass／Fail判定電路14連接於上述位元線控制電路2 ，上述Pass／Fail保留電路15連接於上述Pass／Fail判定電路14。

上述Pass／Fail保留電路15如由移位暫存器構成。

上述Pass／Fail判定電路14判定是否正常地進行寫入或刪除。

而於正常地進行寫入或刪除時判定為成功（Pass）狀態，否則判定為失敗（Fail）狀態。

上述Pass／Fail判定電路14之Pass／Fail判定於寫入或刪除動作結束後，送達Pass／Fail保留電路15予以保留。

此外，檢查Pass／Fail狀態用之命令經由I／O焊墊I ／O-1 ～I ／O-8 自外部供給時，該命令係經由資料輸入輸出緩衝器4 輸入命令解碼器13，並自命令解碼器13輸出控制信號，依據該控制信號，被Pass／Fail保留電路15保留之Pass/Fail 判定結果輸入資料輸入輸出緩衝器4 ，而後，自I ／O 焊墊I ／O-1 ～I ／O-8 之任何一個選擇性輸出，系爭專利主要圖式如本判決附圖一所示。

⒊系爭專利申請專利範圍：依原告起訴狀內容，原告主張原處分關於「請求項7 、13、15、17至18舉發成立，應予撤銷」之部分暨訴願決定均撤銷，前開請求項文字界定如下：第7項：一種半導體積體電路，其具備：成功／失敗判定電 路，其係配置成判定前一動作結果，並輸出成功／ 失敗信號；

成功／失敗保留電路，其係連結為接收 上述成功／失敗信號，用以分別保留上述連續進行 之第一動作及第二動作之各個成功／失敗結果；

及 輸出電路，其係配置成於前述第一動作及第二動作 連續執行時，輸出保留於上述成功／失敗保留電路 內之上述第一動作及第二動作的各個成功／失敗結 果。

第13項：一種半導體積體電路之操作方法，其係包含：連續 執行第一動作與第二動作；

上述第一動作結束後， 於內部保留其動作之成功／失敗結果，上述第二動 作結束後，於內部保留其動作之成功／失敗結果， 上述第一及上述第二動作結束後，將上述第一動作 之成功／失敗結果與前述第二動作之成功／失敗結 果皆輸出至半導體積體電路之外部。

第15項：如申請專利範圍第13項之半導體積體電路之操作方 法，其中上述第一、第二動作均係資料寫入動作。

第17項：如申請專利範圍第13項之半導體積體電路之操作方 法，其中上述第一、第二動作係於具有包含非揮發 性記憶體單元之記憶體單元陣列的非揮發性半導體 儲存電路執行。

第18項：如申請專利範圍第13項之半導體積體電路之操作方 法，其中上述記憶體單元陣列包含配置成行列狀之 數個NAND型單元。

㈢舉發證據之技術分析：⒈證據1 為西元2001年11月20日公開之美國第6320793 號專利案公告本：證據1 公開日係早於系爭專利優先權日（90年12月19日），可為系爭專利之先前技術。

證據1 為揭露一種具有多個存儲單元和控制電路的快閃記憶體。

控制電路從設備外部接收操作命令並根據命令控制設備的操作。

這些命令包括讀取命令和寫入命令。

在讀取命令中，控制電路讀取存儲單元中的數據並將其輸出。

在寫入命令中，控制電路控制數據輸入到數據鎖存電路，然後控製到存儲單元。

控制電路提供指示數據的寫入是成功還是失敗的狀態信息。

證據1 說明書第12欄第22至28行記載「該快閃記憶體1 包含一個狀態暫存器180 用於指示快閃記憶體1 的內部狀態或情形。

狀態暫存器180 的內容可通過施加輸出致能訊號OEB 而經由輸入／輸出端子I／O0至I ／O7讀出。

圖4 顯示狀態暫存器180 之各位元的內容與輸入／輸出端子I ／O0至I ／O7的關係」內容，已揭露模式控制電路18判定動作結果並輸出成功／失敗結果，另參證據1 圖4 狀態暫存器定義表可得知，該狀態暫存器I ／O4與I ／O5分別保留寫入檢查與擦除檢查的成功／失敗的結果，並可輸出至輸出緩衝器15，搭配圖61重寫模式的流程圖，該指定區塊的擦除S65 為第一動作，指定區塊的寫入S66 為第二動作，即對應於請求項7 之「及輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵，證據1 主要圖式如本判決附圖二所示。

⒉證據2 為2001年7 月10日公開之美國第6259630 號專利案公告本：證據2 公開日係早於系爭專利優先權日（90年12月19日），可為系爭專利之先前技術。

證據2 為揭露一種快閃記憶體，具有列和行的存儲器單元陣列，並且具有在正交方向上提供的字線和位線，用於每列的存儲器單元共享位線之一，並且用於每行的存儲器單元共享一個的字線。

存儲設備包括N 個頁面緩衝器的多個子塊，其中N 是給定的正整數，每個子塊的N 個頁面緩衝器臨時存儲數據位，該數據位一次在存儲器陣列中被寫入或擦除N 個存儲器單元作為響應到選定的一個字線。

驗證／輸出電路響應於由N 個頁緩衝器的多個子塊輸出的信號而產生各個子塊中的每一個的驗證狀態，所述驗證狀態指示數據位是否被適當地寫入到N 個存儲器單元或從N個存儲器單元擦除，驗證／輸出電路將多個子塊中的至少一個子塊的驗證狀態輸出到外部設備。

證據2 第6 欄第45至48行所載「驗證電路103 係提供輸出驗證狀態資訊，指示於記憶體陣列101 之記憶體晶胞上執行寫入驗證操作或抹消驗證操作的結果」（The verification circuit 103 is provided to output a verify status information indicatingthe result of a write verify operation or an eraseverify operation performed on the memory cells inthe memory array 101）、第6 欄第59行至第7 欄第5 行所載「驗證電路103 於此時接收由M 頁緩衝器子區塊於PV信號線PV0 至PV（N-1 ）發送的個別寫入驗證信號。

當發現對應第n 個元件頁緩衝器之至少一個記憶體晶胞有瑕疵時，對應寫入驗證信號PV被設定為低準位。

當發現全部對應第n 個元件頁緩衝器之記憶體晶胞皆正常時，對應寫入驗證信號PV被設定為高準位。

響應寫入驗證信號PV0 至PV（N-1 ），驗證電路103 輸出驗證狀態信號VPASS0至VPASS （N-1 ），此時各驗證狀態信號VPASS 指示寫入驗證作業結果」（the verification circuit 103 receives at this time the respective write verify signals on the PV signal linesPVO through PV( N-1) sent by the M subblocks of pagebuffers .When at least one of the memory cells corresponding to the n-th element page buffers is foundto be defective ,the corresponding write verify signal PV is set to the low level . When all of the memory cells corresponding to the n-th element page buffers are found to be normal ,the corresponding writeverify signal PV is set to the high level . The verification circuit 103 outputs verify status signalsVPASSO through VPASS( N-1) in response to the writeverify signals PV0 through PV( N-1) , each verifystatus signal VPASS at this time indicating the result of the write verify operation）。

證據2 說明書第7欄第44至57行所載「驗證狀態輸出電路104 接收全部由驗證電路103 發送的驗證狀態信號VPASS0至VPASS （N-1 ），且暫時儲存該信號。

當至少一驗證狀態信號指示記憶體晶胞出現瑕疵時，驗證狀態輸出電路104 輸出- 總驗證狀態信號VPASS 指示整個記憶體裝置於被寫入或抹消後出現的任何瑕疵。

否則驗證狀態輸出電路104 輸出總驗證狀態信號VPASS，指示整個記憶體裝置於被寫入或抹消後的正常狀態。

由驗證狀態輸出電路104 輸出的總驗證狀態信號VPASS 輸送至控制器100 及第二閂鎖電路107 」（The verify status output circuit 104 receives all of the verify status signals VPASS0 through VPASS( N-1) sent by the verif ication circuit 103,and temporarily stores the same .When at least one of the verify status signals indicates the occurrence of a defect in the memory cells ,the verify status output circuit 104 outputs a total-verify-status signal VPASS indicating the occurrence of any defect in the entire memory device after itis written or erased .Otherwise the verify statusoutput circuit 104 outputs the total-Verify-s tatusSignal VPASS indicating the normal state of the entire memory device after it is written or erased .The total-verify-status signal VPASS output by theverify status output circuit 104 is delivered to both the controller 100 and the second latch circuit107 ）；

證據2 第8 欄第17至23行所載「第二閂鎖電路107接收由驗證狀態輸出電路104 發送的總驗證狀態信號VPASS，且暫時儲存該信號。

第二閂鎖電路107 輸出此信號VPASS之響應信號VPL 至輸出電路106 之第一子區域106 －0 。

信號VPL 由第一子區域106-0 傳送至快閃記憶體接腳IO0 」（The second latch circuit 107 receives the total-verify status signal VPASS sent by the verify statusoutput circuit 104, and temporarily stores the samesignal .The ｓecond latch circuit 107 outputs aresponsive signal VPL for this signal VPASS to thefirst subblock 106-0 of the output circuit 106. Thesignal VPL is delivered from the first subblock 106-0 to the pin IO0 of the flash memory），第7 欄第62行至第8 欄第26行所載「輸出電路106 包括N 子區塊106 －0至106 －（N-1 ）。

由資料匯流排發送的資料信號DATA0 至DATA( N-1)供給輸出電路106 之子區塊106 －0 至106 －（N-1 ）被輸出於快閃記憶體之接腳IO0 至IO（N-1 ）」（the output circuit 106 includes the N subblocks 106-0 through 106-( N-1) . Data signals DATA0 throughDATA( N-1) sent from a data bus are supplied to thesubblocks 106-0 through 106-( N-1) of the outputcircuit 106. When outputting the data signals fromthe flash memory , the data Signals are deliveredfrom the outputcircuit 106 to the input/output pins100 through IO( N-1) . Hence , the data signalsDATA0 through DATA( N-1) are output at the pins 100through IO( N-1) of the flash memory .），證據2 主要圖式如本判決附圖三所示。

⒊證據3 為2001年8 月28日公開之美國第6282121 號專利案公告本：證據3 公開日係早於系爭專利優先權日（90年12月19日），可為系爭專利之先前技術。

證據3 揭露一種具有寫入狀態偵測電路的快閃記憶體裝置及其方法，係一種半導體積體電路之操作方法。

證據3 第11欄第5 至18行記載「資料狀態偵測電路310 及312 分別對應於記憶體晶胞陣列200a及200b。

電路310 檢查來自相對記憶體晶胞陣列200a經由列閘極電路220a傳輸而讀取出來的資料位元DM1i（即位元組單位資料位元）是否係關於寫入狀態。

電路312 檢查來自相對記憶體晶胞陣列200b經由列閘極電路22b 讀取出來的資料位元DM2i（即位元組單元資料位元）是否係關於寫入狀態」（The datastatus detection circuits 310 and 312 correspond tothe memory cell arrays 200a and 200b , respectively. The circuit 310 checks whether all data bits DM1i〔e .g . , byte-unit data bits〕, which are transmitted through the column gate circuit 220a among databits read out from the corresponding memory cellarray 200a , are involved in a program State . AS achecking result , the circuitry 300 outputs a signalPf_dM1FAIL . Similar to this , the data status detection circuit 312 checks whether all data bits DM2i〔e .g . , byte-unit data bits〕, which are transmitted through the column gate circuit 22b among databits read out from the corresponding memory cellarray 200b , are involved in a program Status . AS achecking result , the circuitry 300 outputs a signalpf_dM2FAIL）分別寫入記憶體晶胞陣列200a及200b技術內容；

證據3 第11欄第37至47行記載「再參照FIG .9，第一及第二暫存器314 及316 於最後寫入週期分別儲存由資料偵測電路310 及312 輸出信號pf_dM1FAIL及pf_dM2FAIL。

在最後寫入週期，暫存器314 及316 輸出pf_dM1FAIL／pf_dM2FAIL信號（Referring to FIG .9 again , the first and secondregisters 314 and 316 store the signals pf_dM1FAILand pf dM2FAIL outputted from the data status detection circuits 310 and 312 during the final programcycle , respectively . In the final program cycle ,the registers 314 and 316 output signals pf_fM1FAIL/pf_fM2FAIL in response to the signal pf dM1_ FAILand pf_dM2FAIL outputted from the data status detection circuits 310 and 312, respectively .）技術內容；

；

證據3 第14欄第5 至9 行記載：「再參照FIG .9，寫入狀態偵測電路30 0更包含第三暫存器328 ，並輸出旗標信號PF_FSR1 及PF_F SR2指示各記憶體晶胞200a及200b的寫入成功／失敗」（Referring to FIG . 9 again , the programStatus detection circuit 300 further includes a third register 328, and outputs flag signals PF FSR1 andPF FSR2 which indicate program pass/fail to each ofthe memory cell arrays 200a and 200b .）技術內容，證據3 主要圖式如本判決附圖四所示。

⒋證據4：證據4-1 為Samsung 公司2001年8 月30日發行K9K2G08Q0M／K9K2G08U0M／K9K2G16Q0M/K9K2G16U0M ／K9W4G08U1M／K9W4G16U1M快閃記憶體之規格書、證據4-2 為Samsung 公司2001年8 月30日於官網揭露1GbNAND 型快閃記憶體之網頁資料、證據4-3 為2001年8 月30日三星電子於EETimes 發佈世界首塊1GbNAND 型快閃記憶體之新聞報導（以上統稱證據4 ）。

證據4-1 之Samsung 公司發行之K9K2G08Q0M／K9K2G08U0M／K9K2G16Q0 ／K9K2G16U0M／K9W4G08U1M／K9W4G16U1M快閃記憶體規格書，首頁記載之第0.0 版initial issue 之DraftDate為2001年8 月30日，固早於系爭專利優先權日（2001年12月19日），然僅以產品規格書上Draft Date之記載，無法直接確認是否即為公開日，尚須其他客觀之事證以資佐證。

而證據4-2 或4-3 之新聞報導及訴願參證4 之從WayBack Machine 網站查詢資料，均未提及證據4-1 之快閃記憶體型號，故依現有事證尚難證明證據4 於系爭專利優先權日前已公開。

⑴證據4-1技術內容：證據4-1 為揭露一種快閃記憶體，第35頁Table 2 為讀取狀態暫存器的定義，其中I/O0為快取記憶體寫入（CacheProgram ）於N 動作的成功／失敗信號（Pass／Fail（N）），I ／O1為N-l 動作的成功／失敗信號（Pass／Fail（N-l ）），第35頁記載「本裝置包含一狀態暫存器可被讀取，而知悉寫入或抹消動作是否完成，及寫入或抹消動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I ／O 接腳」。

證據4-1 第9 頁Figure l-l顯示輸出驅動器之快閃記憶體可產生N 動作的成功／失敗信號及N-l 動作的成功／失敗信號，可知必有成功／失敗判定電路輸出成功／失敗信號，即對應於系爭專利請求項7 之「成功／失敗判定電路，其係配置成判定前一動作結果，並輸出成功／失敗信號」技術特徵。

證據4 第9 頁Figurel-l顯示輸出驅動器（output Driver ）連接於I ／O 緩衝器及閂鎖器，可輸出前述成功／失敗信號。

⑵證據4-2技術內容：證據4-2 係三星官網揭露之1 Gigabit NAND快閃記憶體產品新聞報導，僅提供工程樣品（engineering samples ），未提及證據4-1 之快閃記憶體型號，兩者無法勾稽，故無法證明被證4-1 之公開日早於系爭專利優先權日。

⑶證據4-3技術內容：證據4-3 係三星電子於EE Times發佈世界首快1 GigabitNAND快閃記憶體新聞報導，惟未提及相關證據4-1 之快閃記憶體型號，因此兩者無法勾稽，故被證4-3 無法證明被證4-1 之公開日早於系爭專利優先權日。

承上，證據4 無法成為系爭專利之先前技術，職是，證據4不能做為證明系爭專利請求項7 、13、15、17、18是否不具新穎性之證據；

證據4 或證據2 、4 之組合、或證據3 、4之組合亦不能做為系爭專利請求項7 、13、15、17、18是否不具進步性之證據。

⒌證據5：⑴證據5-1 為Samsung 公司西元2001年7 月5 日首次發行之K9 F1G08Q0M ／K9F1G16Q0M／K9F1G08D0M／K9F1G16D0M/K9F1G08U0M ／K9F1G16U0M快閃記憶體之規格書、證據5-2為Samsung 公司西元2001年7 月5 日首次發行之K9F1G08Q0M-YCB0 , YIB0／K9F1G16Q0M-YCB0 ,YIB0 ／K9F1G08U0M-YCB0YIB0 ／K9F1G16U0M-YCB0 ,YIB0 ／K9F1G08U0M-VCB0,VIB0快閃記憶體之規格書、證據5-3 為西元2001年9 月10日三星電子於Chinabite 發佈世界首塊1GbNAND 型快閃記憶體之新聞報導（以上統稱證據5 ）．①證據5-1 技術內容：證據5-1 公開日係早於系爭專利優先權日（90年12月19日），可為系爭專利之先前技術。

證據5-1 為揭露一種快閃記憶體，證據5-1 第35頁Table 2 為讀取狀態暫存器的定義，其中I/O0為快取記憶體寫入（Cache Program ）於N 動作的成功／失敗信號（Pass／Fail( N) )，I/O1為N-l 動作的成功／失敗信號（Pass／Fail( N-l)) ，證據5-1 第35頁（對應證據5-2 第31頁）：「本裝置包含一狀態暫存器可被讀取，而知悉寫入或抹消動作是否完成，及寫入或抹消動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I/O 接腳（Thedevice contains a Status Register which may beread to find out whether program or erase operation is completed , and whether the program or erase operation is completed successfully . Afterwriting 70h command to the command register , aread cycle outputs the content of the Status Register to the I/O pins on the falling edge of CEor RE , whichever occurs last . ）；

證據5-1 第33頁Figure 10 顯示快記憶體寫入15h 是「依序進行」而「開始時間有別」，頁寫入（Page Program）10h 係「並列進行」，證據5-1 第7 頁（對應證據5-2 第5 頁）Figure l-l顯示輸出驅動器之快閃記憶體可產生N 動作的成功／失敗信號及N-l 動作的成功／失敗信號；

證據5-1 第7 頁（對應證據5-2 第5 頁）Figure 1-1顯示輸出驅動器（Output Driver ）連接於I/ O緩衝器及閂鎖器，可輸出前述成功／失敗信號至I/O0至7 ，證據5 -1主要圖式及附表如本判決附圖五所示。

②證據5-2技術內容：證據5-2 係2001年7 月5 日發布K9F1G08Q0M／K9F1G16Q0M／K9F1G08U0M／K9F1G16U0M規格快閃記憶體之規格書。

證據5-2 第31頁表2 揭露「本裝置包含一狀態暫存器可被讀取，而知悉寫入或抹消動作是否完成，及寫入或抹消動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I/O 接腳」，即對應系爭專利請求項7之「成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」技術特徵。

證據5-2 第29頁Figure 9顯示快取記憶體寫入15h 是「依序進行」而「開始時間有別」，頁寫入（Page Program）10h 係「並列進行」，證據5-2 第5 頁Figure 1-1顯示輸出驅動器之快閃記憶體可產生N 動作的成功／失敗信號及N-l 動作的成功／失敗信號，可知必有成功／失敗判定電路輸出成功／失敗信號，即揭露系爭專利請求項7 之「成功／失敗判定電路，其係配置成判定前一動作結果，並輸出成功／失敗信號」技術特徵。

證據5-2 第5 頁Figure 1-1顯示輸出驅動器（Output Drive r）連接於I/O 緩衝器及閂鎖器，可輸出前述成功／失敗信號至I/O0 至7 ，即揭露系爭專利請求項7 之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵。

證據5-2 圖9同證據5-1 圖10快取寫入（僅適用1 區塊，64頁）、證據5-2 圖1-1 同證據5-1 圖1-1 輸出驅動器可輸出前述成功／失敗信號至I/O0至7 ，可參閱本判決附圖五。

③證據5-3 技術內容：證據5-3 為2001年9 月10日三星電子於Chinabite 發佈世界首塊1GbNAND 型快閃記憶體之新聞報導。

證據5-3第一頁內容：新聞發布日期2001年9 月10，早於系爭專利優先權日（2001年12月19日），證據5-3 第三頁內容：供貨之產品型號與證據5-1 及5-2 規格書相符，分別如本判決附圖六所示。

⑵原告雖否認證據5 之證據能力，惟查基於以下理由，本院認定證據5具有證據能力：①查證據5 係2001年7 月5 日首次發行（initial issue）之K9F1G08Q0M等型號快閃記憶體（容量1G）之產品規格書及其關連證據。

依據Samsung 公司關於產品及規格書之發布慣例，該公司於每一版本產品推出時，皆會即時提供該產品規格書以供有意購買者參考與使用，並公告各次版本之修改內容，故產品規格書自屬已公開之證據，詳述如後：關於證據5 之證據能力，參加人係進一步提出本院中間判決所未及斟酌之關連性證據（即證據5-1 至5-3，參證1 、2 、3 號），並已經被告原處分及訴願決定綜合相關事證認定具有證據能力在案，合先敘明。

查證據5 係K9F1G08Q0M等型號快閃記憶體（容量1G）之規格書及其關連證據，證據5-2 係2001年7 月5 日首次發行（initial issue ）之K9F1G08Q0M等型號快閃記憶體（容量1G）第0.0 版之產品規格書，證據5-1係前開產品1.3 版之產品規格書，對照證據5-1 、證據5-2 之內容以及首頁之Revision History可知，參加人所引用證據5-2 第0.0 版產品規格書的部分（第5 頁圖1-1 方塊圖、第29頁快取寫入（Cache Program)、第31頁表2 狀態暫存器定義表），均係2001年7 月5 日首次發行之內容，該等引用部分之實質技術內容於其後版本均未曾修改。

次查，證據5-3 係有關「三星電子發佈世界首塊1GbNAND型閃存卡」之新聞報導，其新聞發佈時間為「0000-00-00 00:57」，網路之檔案目錄為http ://www.yesky .com/00000000，可知公開日期為2001年9 月10日。

其中證據5-3 之新聞更明確提及三星公開發布之產品型號包含證據5 之K9F1G08Q0M／K9F1G16Q0M快閃記憶體，故證據5-1 至5-3 相互勾稽，足以證明該型號產品之技術內容已於系爭專利之優先權日（2001年12月19日、2002年10月25日）前公開（訴願決定第39頁第19行至第40頁第2 行參照），故證據5 具有證據能力。

又查，依據Samsung 公司關於產品及規格書之發布慣例，該公司於每一版本產品推出時，皆會即時提供該產品規格書以供有意購買用者參考與使用。

以證據5之K9F1G08Q0M產品而言，其0.0 版發行日為2001年7月5 日（證據5-2 ），衡諸常情，產品供應商必然至少於產品發布時提供產品規格書，以供有意購買者進行評估，故Samsung 公司至少在產品發布時，會同時提供該產品規格書以供有意購買用者參考與使用；

此有時光回溯器（Wayback Machine 非營利性網站）於2001年12月11日保存之網頁為證（參證1 號）。

據此，Samsung 公司，至遲在2001年12月11日即已公開該型號之產品規格書。

又依據該網頁記載，證據5 之K9F1G08Q0M產品係在2001年12月11日前之6 個月內即已發布，同時亦記載該產品之0.2 版規格書（參證2 號）於2001年12月4 日發行，並於2001年12月5 日公開0.2 版規格書之相關修改內容於網站上供參（參證1號，僅第19頁有修改，0.0 版及0.2 版二版本實質相同），故參證1 號及參證2 號此二補強證據顯然可以相互勾稽，進一步證明證據5 之K9F1G08Q0M等產品及其共用之第0.2 版產品規格書之公開日早於系爭專利之優先權日（2001年12月19日、2002年10月25日），亦可用以證明Samsung 公司之產品規格書於撰寫後即公開以供有意購買者參考與使用之慣例（訴願決定書第38頁至第39頁亦已認定此一事實），故證據5 產品規格書之公開日早於系爭專利之優先權日（2001年12月19日、2002年10月25日），可作為系爭專利之先前技術。

此外，證據5 之K9F1G08Q0M、K9F1G08U0M等產品（共用同一份產品規格書）確實已於系爭專利之優先權日（2001年12月19日、2002年10月25日）之前即已公開，此一事實更可由參證3 號美國專利第6,760,805 號專利說明書第2 欄第27至35之敘述（Recently ,however , there have been announcements of majorflash vendors of future devices in which thebasic chunk for reading and writing will nolonger have basic reading/ writing chunk sizesof 512 bytes , but rather have larger sizechunks . One such example is Samsung〔www .samsung .com-23Fl .-Ka , Taepyung-ro , Chung-gu, Seoul , Korea 〕, who have announced theirfuture K9F1G08U0M-YCB0 1 Gbit device , whichhas a 2 Kbyte basic read/write page size .），可以驗證證據5 之K9F1G08U0M產品及其使用之產品規格書至少在美國第6,760,805 號專利之申請日2001年9 月5 日前即已公開，更可補充證明證據5-3 新聞報導提及證據5 之K9F1G08U0M等產品已公開之真實性，以及參證1 、2 號所提及證據5 之K9F1G08U0M等產品已推出並公開，且其與K9F1G08Q0M等產品共用之第0.2 版產品規格書已公開之事實。

職是，原告指摘證據5 之K9F1G08Q0M、K9F1G08U0M產品僅為設計中或尚未提供工程樣品，故產品規格書尚未公開云云，顯然悖於事實與經驗法則而不可採。

原告主張證據5-2 右下角有註記「CONFIDENTIAL」云云（參訴願理由書第4 頁第2 點、行政訴訟起訴狀第7 頁第㈢點），經被告訴願答辯書（第2 頁第7 至8行）說明證據5-2 並無該等記載後，原告復辯稱如果確有該等未標示「CONFIDENTIAL」之規格書，為何不於民事訴訟中提出此一有利證據，並據以爭執舉發證據5-2 恐有偽造變造之嫌云云（訴願補充理由書㈠第6 頁第4 點、行政訴訟起訴狀第7 頁第㈢點）。

惟查，本件參加人並非原告所指民事訴訟之當事人，如何於民事訴訟中提出證據5-2 ？再者，證據5-2 既未標記「CONFIDENTIAL」，即可證明該等規格書並無保密措施而屬公開文件，更遑論參加人已提出進一步關連性證據證明該等規格書於撰寫後即提供有意購買者參考與使用之慣例，已如上述，故原告所辯為不足採。

況查，一般業者會依其客戶之屬性另行加註「Confidential」文字，即使是同一型號之規格書也有可能因不同客戶而區別要否加註「Confidential」文字，自難僅因證據5-1 及證據5-2 並無「Confidential」文字之註記，反而遂謂證據5-2 有變造之嫌。

另查，原告辯稱參證1 號載有「相關產品之生產狀態為工程樣品即將提供（Engineering sample〔comingsoon〕）」，表示相關產品尚在設計中，故產品尚未公開云云（行政訴訟起訴狀第8 頁末段至第9 頁首段），然查，產品之生產狀態與產品規格書是否已公開係屬二事，工程樣品即將提供，並非指產品未完成設計，事實上，證據5 所稱之記憶體產品，因以下理由，其產品規格書係屬公開文件：（a)證據5 之記憶體產品並非客制化之特殊產品，而 係通用型產品（NAND Flash memory ），可通用 於一般性之多種電子終端產品，產品規格書通常 並無保密之必要或僅得提供予特定客戶，通常為 產品銷售、推廣以及爭取系統廠商應用於其製造 之終端產品所需，本即在完成必要設計後，需儘 速公開並提供產品規格書以供購買者進行必要之 研究與評估，生產者亦會依據反饋意見進行必要 之修改，故產品規格書有保存歷次版本之修改內 容，此亦可參考原告所提出之訴證2 號Spansion 產品規格書第2 頁關於Advance 之說明：「Span sion Inc .issues data sheets with Advance information or Preliminary designations to advise readers of product information or intended specifications throughout the product life cycle , including development , qualification , initial production , and full production 」（Spansion發布之產品規格 書指明Advance 資訊或Preliminary ，係提供讀 者在產品生命週期內包含開發、認證、初步生產 以及完全生產等各個階段，關於產品訊息或預期 規格之建議），亦即Spansion係為NAND Flash產 品之同業，其在NAND Flash產品開發、認證、初 步生產、至完全生產等各個階段，Spansion發布 規格書提供系統廠產品訊息或預期規格的建議， 於上開期間產品可能會經歷數次改版而變更設計 ，因此註記「Advance 」版本之產品規格書係幫 助系統廠進行產品評估，其揭露之設計有可能不 會進入生產，但不能以此反推產品規格書係為未 公開之保密文件。

( ｂ) 參證1 號之網頁記載，其標題FLASH Updated Data Sheets （快閃記憶體更新之產品規格書） 更可說明產品規格書不僅已公開，甚至已有更新 之版本提供參考，其中更特別註明Rev .0.2版產 品規格書之具體修正內容，可知當已完成必要之 設計，並已提供產品規格書以供購買者進行必要 之研究。

其中參證1 號與具有證據能力之證據6 -5、證據7-3 均為相同由三星公司提供之產品規 格書下載網頁，亦足以佐證三星公司針對產品規 格書公開予外界檢索與下載之商業習慣，則原告 所稱產品規格書僅得提供予特定客戶參考云云， 顯與事實不合。

( c)而參證1 號標題下方之說明文字「Below produc t list represents the most recent products of past 6 months」（下方產品列表顯示過去6 個月內的最新產品），亦可說明該網頁所載型號 之產品在該網頁發布前6 個月內即已推出，同時 亦記載該特定型號產品之0.2 版規格書（參證2 號）於2001年12月4 日發行，並於2001年12月5 日公開0.2 版規格書相關修改內容於網站上供參 。

至於工程樣品即將提供（Engineering sample 〔coming soon 〕）之註記，顯然係指Rev .0.2 版規格書對應之產品，而生產者既得提出修正版 規格，自係指先前版本對應產品已完成設計並已 提供產品規格書或產品予外界參考，並基此所為 之修正；

否則，若產品規格書為未公開之保密文 件，何以生產者會將修改內容公開於網站供參， 而原告對此均僅能迴避未予說明，綜上，可認應 以參加人之答辯為有理由。

( d)再者，訴願決定亦已明確認定：「證據5-1 及證 據5-2 首頁下方均記載有『The attached data sheets are prepared and approved by SAMSU NG Electronics . SAMSUNG Electronics CO . , LTD . reserve the right to change the specifications . SAMSUNG Electronics will evaluate and reply to your requests and questions about device . If you have any questions , please contact the SAMSUNG bra nch office near your office 』等文字，應可 認該等規格書已提供給客戶使用」（訴願決定書 第38頁倒數第2 行第39頁第9 行），據此，證據 5 所稱之記憶體產品，其產品規格書應屬公開文 件。

雖原告辯稱證據5-2 載有「Advance 」，故非屬公開云云（行政訴訟起訴狀第6 頁第六㈡點），但查，「Advance 」並非業界通用於產品規格書上之標示，原告逕將Spansion公司對於「Advance 」之說明用來解釋三星半導體公司之產品規格書並以此認定產品未公開，已屬張冠李戴之舉，訴願決定對此已明確認定「業界對於『Advance 』之解釋或運用本有不同，熟悉該行業人士亦常將『Advance 』解釋為『改進』或『進階』之意，尚難僅依民事中間判決中飛索半導體（即Spansion）公司單一之說明即認規格書上註記『Advance 』必定係指產品在開發階段而未公開」（訴願決定書第39頁參照），原告迴避此一事實認定，一再徒執前詞，並無理由。

原告再辯稱參證3 號僅提及K9F1G08U0M-YCB0 為未來產品云云，惟查，參加人係提出參證3 號以進一步補強證據5-3 「三星電子發佈世界首塊1Gb NAND型閃存卡」之新聞報導，該報導之發布時間為2001年9 月10日，其新聞內容更明確提及三星公開發布之產品型號包含證據5 之K9F1G08Q0M／K9F1G16Q0M快閃記憶體，其產品序號與證據5-1 、5-2 之型號相同，應可佐證證據5 之證據能力，亦經訴願決定明確認定在案（訴願決定書第39頁第19行- 第10頁第3 行），原告所辯並無理由。

②原告又提出原證1 號主張證據5-1 第0.4 版規格書撰寫日為2002年11月22日，仍未見於2002年12月22日網頁云云（行政訴訟補充理由㈡狀第9 頁第5 至10行），然查，基於以下理由，可認原告主張顯屬曲解：查證據5-1 為1G快閃記憶體產品規格書，而原證1 號則為2G快閃記憶體產品規格書，又證據5-1 之1G產品規格書之證據能力可由證據5-3 之新聞報導、證據5-2、參證1 至參證3 相互勾稽，足堪認定。

則原告所提出原證1 號之2G產品規格書，既屬不同產品，即無從用以否定證據5 之證據能力。

縱經審究原證1 號之網頁內容，反而更可證明Samsung 公司有公開快閃記憶體產品規格書之商業習慣，甚至更於網頁註明最新版本之修改內容。

例如原告所提出之原證1 號網頁，反而可以說明2G產品在2002年11月22日發行有第0.5 版規格書，並隨即註明於2002年12月6 日更新的網頁上，並於網頁上記載其具體修改內容及修訂版次與出版時間，以及網頁更新時間。

故而原證1 號實可證明Samsung 公司有公開快閃記憶體產品規格書之商業習慣，原告辯稱Samsung 公司快閃記憶體產品規格書是保密資料，顯不可採。

③末查，原告一再爭執原處分機關應受中間判決拘束云云，惟查該判決並未及斟酌證據5 及其完整之關連證據（即證據5-1 至5-3 ，參證1 、2 、3 號），致誤認證據5 不具證據能力，反之，本件參加人則已提出補強證據，並經被告依法認定其證據能力，自可作為系爭專利之先前技術。

原告未能舉出具體證據敘明理由反駁，僅一再以證據範圍不同之他案無理爭執其證據能力，反而凸顯證據5 之證據力。

⒍證據6：證據6-1 為Samsung 公司2000年10月27日首次發行之K9F1208U0M-YCB0 及K9F1208U0M-YIB0 快閃記憶體之規格書、證據6-2 為2001年7 月5 日「SAMSUNG Electronics Begins Mass Production of 512Mb Flash Memory Device」新聞報導、證據6-3 為2001年7 月4 日「SAMSUNG Electronics BeginsMass Production of 512Mb Flash Memory Device」新聞報導、證據6-4 為從WayBackMachine網站查詢2001年7 月21日Samsung 公司提供K9F1208U0M -YCB0、K9F1208U0M-YIB0 快閃記憶體規格書下載之網頁、證據6-5 為從WayBackMachine網站查詢2001年12月11日Samsung 公司K9F1208U0M快閃記憶體產品規格狀態之網頁（以上統稱證據6 ）。

證據6-1 至6-4公開日係早於系爭專利優先權日（90年12月19日），且有證據6-5WayBackMachine 網站查詢網頁可資佐證，可為系爭專利之先前技術。

其中，證據6-1 揭露一種快閃記憶體，其揭示一種半導體積體電路操作方法，證據6-1 第32頁Table2 為讀取狀態暫存器的定義，其中I／O1至4 為Plane 0 至3寫入／擦除操作的成功／失敗結果，I ／O0為Plane 0 至3累積成功／失敗結果，證據6-1 第32頁「本裝置包含一狀態暫存器可被讀取，而知悉寫入或擦除動作是否完成，及寫入或擦除動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I ／O 接腳（The device contains a StatusRegister which may be read to find out whether program or erase operation is completed , and whetherthe program or erase operati on is completed successfully . After writing 70h com mand to the commandregister , a read cycle outputs the content of theStatus Register to the I／O pins on the falling edgeof CE or RE , whichever occurs last . ）；

證據6-1 第29頁Figure 9顯示連續執行Plane 0 至3 的多平面頁寫入動作，證據6-1 第29頁Figure 9顯示連續執行Plane 0 至3 的虛頁寫入11h 是「依序進行」而「開始時間有別」，頁寫入（Page Program）10h 係「並列進行」，證據6-1 第4 頁Figure 1顯示輸出驅動器（Output Dri ver）連接於I ／O 緩衝器及閂鎖器，可輸出前述成功／失敗信號至I ／O0至7 ，證據6-1 主要圖式及附表如本判決附圖七所示。

⒎證據7：證據7-1 為Samsung 公司2000年10月27日首次發行之K9 S1208V0M-SSB0 快閃記憶體之規格書、證據7-2 為從WayBackMachine網站查詢2001年10月12日Samsung 公司提供K9S1208V0M-SSB0 快閃記憶體規格書下載之網頁、證據7-3 為從WayBackMachine網站查詢2001年12月1 日Samsung 公司K9S1208V0M快閃記憶體產品狀態之網頁（以上統稱證據7 ）證據7-1、證7-2 、證據7-3 公開日均早於系爭專利優先權日（90年12月19日），可為系爭專利之先前技術。

其中，證據7 -1揭露一種快閃記憶體，係一種半導體積體電路，證據7-1 第29頁Table 2 為讀取狀態暫存器的定義，其中I/O 1 至4 為Plane 0 至3 寫入／擦除操作的成功／失敗結果，I/O0為Plane 0 至3 累積成功／失敗結果，證據7-1 第29頁記載「本裝置包含一狀態暫存器可被讀取，而知悉寫入或擦除動作是否完成，及寫入或擦除動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I ／O 接腳( The device containsa Status Register which may be read to find out whether program or erase operation is completed , and whether the program or erase opera tion is completedsuccessfully . After writing 70h command to the command register , a read cycle outpu ts the content ofthe Status Register to the I/O pin s on the fallingedge of CE or RE , whichever occurs last .) 」技術內容；

證據7-1 第27頁Figure 14 顯示連續執行Plane 0 至3的多平面頁寫入動作，證據7-1 第27頁Figure 14 顯示連續執行Plane 0 至3 的虛頁寫入11h 是「依序進行」而「開始時間有別」，頁寫入（Page Program）10 h係「並列進行」，證據7-1 第3 頁Figure 1顯示輸出驅動器（Output Driver ，）連接於I ／O 緩衝器及閂鎖器，可輸出前述成功／失敗信號至I ／O0至7 ，證據７-1主要圖式及附表如本判決附圖八所示。

㈣解釋「第一動作」、「第二動作」及「連續進行」：⒈按關於請求項之解釋，依102 年版之專利審查基準第二篇第一章第2.5 節記載，智慧局實務上在舉發階段向來都是採「寬廣合理解釋」，系爭專利核准時之93年版專利審查基準雖未提及「最廣泛、合理」之解釋，惟解釋申請專利範圍時，為瞭解每一請求項所載之發明，本應以請求項中所載之發明的整體為對象，並參考其說明書及圖式，以瞭解其目的、作用及效果，作出整體一致性之解釋，而且本院104 年度行專訴字第88號行政判決意旨，針對應適用93年7 月1 日修正施行之專利法之舉發案，亦做出「參酌說明書之實施例及圖式所為之申請專利範圍解釋，仍應以申請專利範圍之『最合理寬廣』之解釋為準」之見解。

⒉查系爭專利請求項7 、13並未明確定義何謂「第一動作」或「第二動作」，亦未指明「連續進行」如何作動，有日以解釋之必要，茲解釋如下：⑴系爭專利請求項7 、13（含其附屬項第15、17、18項），均以「連續進（執）行第一動作及第二動作」作為限制條件，其中，系爭專利並未對「連續」乙詞以合理清楚且精確的方式表明有意賦予新的意義作為「自定義詞」（專利侵權判斷要點第13頁2.6.1.322 自定義詞乙節參照），因此，即應以通常意義予以解釋。

⑵原處分（第7 頁第⑷段參照）總括系爭專利所稱「連續執行」之各種態樣，其範圍包含「第二寫入動作之開始係在一寫入動作開始之後，且可以在第一寫入動作結束之前」，即系爭專利說明書圖13( c)之態樣；

以及排除並列進行之連續執行（即第二寫入動作接續於第一寫入動作之後），即系爭專利說明書圖13( b)之態樣。

㈤解釋「連續」、「寫入資料輸入動作」、「寫入資料傳送動作」、各頁之「寫入動作」見：⑴「連續」：①查系爭專利請求項7 、13（含其附屬項第15、17、18項），均以19「連續進（執）行第一動作及第二動作」作為限制條件，其中，系爭專利並未對「連續」乙詞以合理清楚且精確的方式表明有意賦予新的意義作為「自定義詞」（專利侵權判斷要點第13頁2.6.1.322 自定義詞乙節參照），因此，即應以通常意義予以解釋。

②原處分總括系爭專利所稱「連續執行」之各種態樣，其範圍包含「第二寫入動作之開始係在第一寫入動作開始之後，且可以在第一寫入動作結束之前」，即系爭專利說明書圖13( c)之態樣；

以及排除並列進行之連續執行（即第二寫入動作接續於第一寫入動作之後），即系爭專利說明書圖13( b)之態樣。

⑵「寫入資料輸入動作」：參照系爭專利說明書第17至18頁及圖式第8 圖，係指對資料快取電路31進行寫入資料輸入的動作（to Data Cache），如圖8 所示Ta期間（通常約106 μs ）進行之動作。

⑶「寫入資料傳送動作」：參照系爭專利說明書第17至18頁及圖式第8 圖，係指自資料快取電路31傳送寫入資料至感測鎖存電路32的動作（Data Cache→Sense Latch)，如圖8 所示Tb期間（通常約3μs ）進行之動作，標示為「1st 」。

⑷各頁之「寫入動作」：系爭專利說明書第17頁第15至24行及圖式第6 圖可知，其動作期間自該頁「資料輸入動作」開始至該頁「資料寫入動作」結束，即圖6 所示對於每頁之「寫入資料輸入動作」、「寫入資料傳送動作」及「資料寫入動作」之完整動作，即為一頁之完整「寫入動作」。

說明書第18頁第8 至23行可知，各頁之「寫入動作」，其時間係指從每頁「資料輸入動作」至「資料寫入動作」之時間之和。

因此，對於各頁之「寫入動作」之定義，其動作期間自該頁「資料輸入動作」開始至該頁「資料寫入動作」結束，花費時間係從每頁「資料輸入動作」至「資料寫入動作」之時間之和。

㈥證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求7 不具新穎性及進步性：⒈系爭專利請求項7 為一種半導體積體電路，其具備：成功／失敗判定電路，其係配置成判定前一動作結果，並輸出成功／失敗信號；

成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果；

及輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果。

⒉證據1 足證系爭專利請求項7 不具新穎性及進步性：⑴查證據1 說明書第12欄第22至28行記載該快閃記憶體1 包含一個狀態暫存器180 用於指示快閃記憶體1 的內部狀態或情形。

狀態暫存器180 的內容可通過施加輸出致能訊號OEB 而經由輸入／輸出端子I ／O0至I ／O7讀出。

圖4 顯示狀態暫存器180 之各位元的內容與輸入／輸出端子I ／O0至I ／O7的關係（The flash memory 1 contains astatus registe r 180 used to indicate an internalｓtatus ，or condi tions of this flash memory 1.The content of the sta tus register 180 can beread out via the input／output terminals I／O0 toI ／O7 by asserting the output enable signal OEb .FIG .4 shows a relationship between the contentsof the respective bits of the status register 180and the input ／output terminals 1／O0 to I ／O7），已揭露模式控制電路18判定動作結果並輸出成功／失敗結果，即已揭露系爭專利請求項7 之「成功／失敗判定電路，其係配置成判定前一動作結果，並輸出成功／失敗信號；

成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」；

又證據1 圖4 狀態暫存器定義表可知I ／O4（Program Check ）與I ／O5（EraseCheck ）係分別判定寫入動作與擦除動作的成功／失敗的結果，並可輸出至輸出緩衝器15，而圖61重寫模式的流程圖則揭露指定區塊的擦除動作（erase designated sector , S65 ）為第一動作，指定區塊的寫入動作（programdesign ated sector , S66）為第二動作，即已揭露系爭專利請求項7 「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」，故系爭專利請求項7 所述之技術內容已為證據1 所揭露，證據1 足以證明系爭專利請求項7 不具新穎性。

⑵原告雖主張證據1 並未揭示在寫入動作開始前已結束之擦除動作之成功／失敗結果必須等到寫入動作結束後才會輸出，並未揭露系爭專利請求項7 之第一、第二動作之成功／失敗結果必須在第一、第二動作均完成後才輸出之之限制條件云云（原告行政訴訟起訴狀第17頁），但查：①檢視系爭專利請求項7 之記載，其文義僅有「輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」，並無於「第一動作與第二動作結束後」始將第一動作及第二動作的各個成功／失敗結果輸出之限制條件，此與系爭專利請求項13不同，合先敘明。

②次查，依據證據1 第27欄第56行至第28欄第5 行之記載，執行寫入動作（S66 ）所需使用之資料早已於刪除動作進行前就已存入資料鎖存電路DLL 及DLR （S63 ），無需於刪除動作結束後、寫入動作之前始輸入數據，且參照證據1 圖61所載，抹除動作S65 與寫入動作S66 係為連續進行，兩者之間並未進行其他動作。

換言之，於執行擦除動作與寫入動作可不間斷地接續執行，兩動作間無需再進行資料輸入與傳送動作。

因此，證據1 當已揭露「連續執行第一動作與第二動作」之技術特徵。

則該等連續執行之刪除動作、寫入動作，其成功／失敗結果分別暫時儲存於狀態暫存器180 ，並藉由讀取I/O5及I/O4接腳同時輸出刪除動作、寫入動作之各別成功／失敗結果（參證據1 圖4 狀態暫存器）。

準此，原告主張證據1 無法於「第一動作與第二動作結束後」始將第一動作及第二動作的各個成功/ 失敗結果輸出云云，並不足採。

⑶原告復主張證據1 所揭露「刪除動作」、「寫入動作」之成功／失敗結果，其中「刪除動作」之成功／失敗結果在「寫入動作」進行前即應已輸出，沒有必要於二動作均完成後始輸出云云（原告行政訴訟起訴狀第17頁），然查：①證據1 明確揭示可將「刪除動作」、「寫入動作」之成功／失敗結果暫時儲存於狀態暫存器180 ，並藉由讀取I/O5及I/O4接腳同時輸出刪除動作、寫入動作之各別成功／失敗結果，故原告陳稱證據1 「刪除動作」之成功／失敗結果在「寫入動作」進行前即應已輸出云云，為不可採。

②再者，原告前開主張，亦與系爭專利請求項7 之發明目的無涉，其主張並無實質意義，蓋系爭專利請求項7 之發明目的在於「連續進行第一動作與第二動作，將第一動作及第二動作之成功／失敗結果分別保留，並輸出至半導體積體電路之外部，以提高晶片外部控制上的便利性（說明書第9 頁末段參照）」，亦即其目的係在於將該第一動作、第二動作之成功／失敗結果輸出至外部以提高外部控制之便利性，僅此而已，而相對於此，證據1 既可將連續進行之刪除動作、寫入動作之成功／失敗結果分別保留，並輸出至外部，亦可提高晶片外部控制之便利性，證據1 自已揭露系爭專利請求項7 之所有技術特徵。

⑷原告復主張證據1 僅為一個完整寫入動作，並以圖16、圖61並無必要判斷「刪除動作」之成功／失敗結果為其論據云云（行政訴訟起訴狀第16頁第13行至第18頁第2 行），明顯悖於證據1 所揭露之內容，更與通常知識相悖，茲敘明理由如下：①原告主張完全無視於參加人係主張證據1 圖61明確揭示其具有單獨「刪除動作」、「寫入動作」，通常知識者當可將同時儲存於狀態暫存器180 之二動作成功／失敗結果，藉由讀取I/O5及I/O4接腳同時輸出，故證據1 僅為一個完整寫入動作云云。

惟此等主張顯然曲解參加人之舉發理由，因證據1 圖61步驟S63 （參第27欄第62-63 行）係將寫入資料存於資料鎖存電路DLL 及DLR （Ther eafter , the program data is acquired tothe data latch circuits DLL and DLR ( S63)），與完整寫入動作中之資料輸入動作係由I/O 端點輸入資料並不相同。

②次查，原告固主張證據1 辯稱圖61之流程係與圖16相同云云。

惟查，證據1 圖16僅能對應到圖61完整重寫程序之步驟S66 「寫入到指定扇區」，無法對應證據1 圖61之全部重寫程序，此可參證據1 第28欄第1 至3 行：「…（step S66 ）. This programing operation ofthe designated sector is the same as that asexplain ed in Fig .16 」（〔圖61之步驟66〕針對指定扇區之寫入操作與圖16所解釋者相同），故原告主張證據1 圖16流程與圖16相同，顯屬混淆，亦即，證據1圖16僅為寫入操作（program operation ）之流程，其重點在於輸出寫入動作之成功／失敗結果；

而證據1 圖61則為重寫指令（reprogram command ）之完整操作流程，其揭露藉由一重寫指令依序執行一「刪除動作」以及一「寫入動作」，以完成該流程（A reprogramingoperation may be realized by that after data iserased by receiving an erase command , data iswritten by receiving a program command…Theflash memory 1 may realize such a reprogramingprocess operatio n by using a single command ,namely a reprogram command .）（證據1 第27欄第49至55行），故其重點在輸出刪除動作之成功／失敗結果、寫入動作之成功／失敗結果。

通常知識者當可理解參加人所主張之證據1 圖61之重寫指令（reprogramcommand ）之操作流程，必須具有依序進行之「刪除動作」、「寫入動作」，並藉由讀取證據1 圖4 狀態暫存器之I/O5及I/O4接腳以輸出各該動作之狀態。

③再者，證據1 既已揭示可藉由讀取I/O5及I/O4接腳同時輸出「刪除動作」、「寫入動作」之成功／失敗結果，自可對應請求項7 、13之所有技術特徵，則原告主張證據1 並無必要判定「刪除動作」之成功／失敗結果，顯然與證據1 所揭示之內容相悖，亦與通常知識不合，蓋證據1 之狀態暫存器已明確揭示其儲存「刪除動作」、「寫入動作」之成功／失敗結果於其中，並可經由讀取I/O5及I/O4接腳同時輸出，其目的在於可使外部得知如果重寫動作失敗，究竟是在流程中「刪除動作」或是「寫入動作」何者發生問題。

職是，原告主張證據1 並無必要判定「刪除動作」之成功／失敗結果，其解讀證據1 之方式悖於通常知識而無足取。

⑸證據1 可證明系爭專利請求項7 不具進步性：查系爭專利請求項7 之發明目的在於「連續進行第一動作與第二動作，將第一動作及第二動作之成功／失敗結果分別保留，並輸出至半導體積體電路之外部，以提高晶片外部控制上的便利性（說明書第9 頁末段參照）」，亦即係在於將該第一動作、第二動作之成功／失敗結果輸出至外部以提高外部控制之便利性，僅此而已，而相對於此，證據1 既可將連續進行之刪除動作、寫入動作之成功／失敗結果分別保留，並輸出至外部，亦可提高晶片外部控制之便利性，職是，系爭專利請求項7 自無新增功效或有何不可預期功效，當不具有進步性。

⒊證據2 足證系爭專利請求項7 不具新穎性及進步性：⑴證據2 足證系爭專利請求項7 不具新穎性：①證據2 第6 欄第45至48行記載驗證電路103 係提供輸出驗證狀態資訊，指示於記憶體陣列101 之記憶體晶胞上執行寫入驗證操作或抹消驗證操作的結果（The verification circu it 103 is provided to output averify status information indicating the resultof a write verify operati on or an erase verifyoperation performed on the memory cells in thememory array 101），第6 欄第59行至第7 欄第5 行記載驗證電路103 於此時接收由M 頁緩衝器子區塊於PV信號線PV0 至PV（N －1 ）發送的個別寫入驗證信號。

當發現對應第n 個元件頁緩衝器之至少一個記憶體晶胞有瑕疵時，對應寫入驗證信號PV被設定為低準位。

當發現全部對應第n 個元件頁緩衝器之記憶體晶胞皆正常時，對應寫入驗證信號PV被設定為高準位。

響應寫入驗證信號PV0 至PV（N －1 ），驗證電路103 輸出驗證狀態信號VPASS0至VPAS S（N －1 ），此時各驗證狀態信號VPASS 指示寫入驗證作業結果（the verification circuit 103 receives at this time the respectivewrite verify signals on the PV signal lines PVOthrough PV（N －1 ）sent by the subblocks of page buffers . When at least one of the memory cells corresponding to the n-th element page buffersis found to be defective , the correspondingwrite verify signal PV is set to the low level.When all of the memory cells corresponding tothe n-th element page buffers are found to benormal , the corresponding write verify signalPV is set to the high level .The verificationcircuit 103 outputs verify status signals VPASSO through VPASS（N －1 ）in response to thewrite verify signals PV0 through PV （N －1 ）,each verify status signal VPASS at this timeindicating the result of the write verify operation ），即對應於系爭專利請求項7 之「成功／失敗判定電路，其係配置成判定前一動作結果，並輸出成功／失敗信號」技術特徵；

證據2 說明書第7 欄第44至57行所載驗證狀態輸出電路104 接收全部由驗證電路103 發送的驗證狀態信號VPASS0至VPASS （N-1 ），且暫時儲存該信號。

當至少一驗證狀態信號指示記憶體晶胞出現瑕疵時，驗證狀態輸出電路104 輸出－總驗證狀態信號VPASS 指示整個記憶體裝置於被寫入或抹消後出現的任何瑕疵。

否則驗證狀態輸出電路104 輸出總驗證狀態信號VPASS ，指示整個記憶體裝置於被寫入或抹消後的正常狀態。

由驗證狀態輸出電路104 輸出的總驗證狀態信號VPASS 輸送至控制器100 及第二閂鎖電路107 （Theverify status output circu it 104 receives allof the verify status signals VPASS0 through VPASS （N －1 ）sent by the verification circuit103, and temporarily stores the same .When atleast one of the verify status signals indicates the occurrence of a defect in the memorycells , the verify status output circuit 104outputs a total-verify-status signal VPASSindicating the occurrence of any defect in theentire memory device after it is written or erased .Otherwise the verify status output circuit104 outputs the total-Verify-status Signal VPASSindicating the normal state of the entire memorydevice after it is written or erased .The total-verify-statussignal VPASS output by the verifystatus output circuit 104 is delivered to boththe controller 100 and the second latch circuit107 ），即對應於系爭專利請求項7 之「成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」技術特徵；

證據2 第8 欄第17至23行記載第二閂鎖電路107 接收由驗證狀態輸出電路104 發送的總驗證狀態信號VPASS ，且暫時儲存該信號。

第二閂鎖電路107 輸出此信號VPASS 之響應信號VPL 至輸出電路106 之第一子區域106-0 。

信號VPL 由第一子區域106-0傳送至快閃記憶體接腳IO0 （The second latch circuit 107 receives the total-verify status signalVPA SS sent by the verify status output circuit104, and temporarily stores the same signal .The ｓecond latch circuit 107 outputs a responsive signal VPL for this signal VPASS to the first subblock 106-0 of the output circuit 106. Thesignal VPL is delivered from the first subblock106-0 to the pin IO0 of the flash memory），第7欄第62行至第8 欄第3 行記載輸出電路106 包括N 子區塊106-0 至106-（N －1 ）。

由資料匯流排發送的資料信號DATA0 至DATA（N-1 ）供給輸出電路106 之子區塊106-0 至106-（N-1 ）被輸出於快閃記憶體之接腳IO0至IO（N-1 ）（the output circuit 106 includesthe N subblocks 106-0 through 106-（N-1 ）. Datasignals DATA 0 through DATA （N-1 ）sent froma data bus are supplied to the subblocks 106-0through 106-（N-1 ）of the output circuit 106.When outputting the data signals from the flashmemory , the data Signals are delivered from theoutputcircuit 106 to the input/ output pins 100through IO（N-1 ）. Hence , the data signals DATA0 through DATA （N-1 ）are output at the pins100 through IO（N-1 ）of the flash memory . ），即對應於系爭專利請求項7 之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵。

職是，系爭專利請求項7 所述之技術內容已為證據2 所揭露，故證據2 足以證明系爭專利請求項7 不具新穎性。

②原告雖爭執證據2 依據其說明書第3 欄第39至42行，僅為一次寫入動作之成功／失敗結果，而非連續進行之第一及第二動作之成功／失敗結果，而驗證狀態輸出電路104 所輸出者僅為驗證信號VPASS0至VPASS( N-1) 處理後的一個總驗證狀態信號VPASS ，故未揭露系爭專利請求項7 之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵云云（行政起訴狀第11頁㈡），惟查，原告所稱僅為證據2 之部分內容，而非完整內容，理由如下：查證據2 共有兩種成功／失敗驗證結果之輸出模式，分別為總驗證狀態信號（可對應系爭專利之累積成功／失敗結果），以及部分驗證狀態信號（可對應系爭專利之各個成功／失敗結果），前者可將個別驗證信號處理後，再輸出累積之總驗證信號（證據2 第7 欄第44至57行參照），後者，即係輸出個別記憶體單元寫入結果之驗證狀態信號（證據2 第7 欄第27至42行參照），因此，不容僅因證據2 可輸出累積結果之總驗證信號，即遽稱證據2 僅能輸出一個總驗證結果，無法輸出個別驗證結果。

參照證據2 圖10亦可獲得相同之結論，以圖10兩個頁緩衝器為例，說明其各個記憶體單元之個別「資料輸入動作」之開始時間係一個接一個依序進行，其後再進行「資料寫入動作」，以完成各個記憶體單元之完整「寫入動作」。

各個記憶體單元藉由頁緩衝器之完整「寫入動作」（期間從「資料輸入動作」開始至「資料寫入動作」結束）並非同時進行，並可輸出複數個個別「寫入動作」之成功失敗結果於外部，以提高晶片外部控制上的便利性，故與系爭專利使用相同之技術手段，具有相同之功效，當可對應系爭專利「連續進行之第一動作及第二動作」之技術特徵。

③原告復主張證據2 之同時寫入未揭露系爭專利之連續進行云云（行政訴訟補充理由㈠狀第16頁第6 行至第18頁第9 行），但查，「系爭專利請求項7 、13並未明確定義何謂『第一動作』或『第二動作』，亦未指明『連續進行』如何作動」，故原告主張證據2 未揭露系爭專利之連續進行云云，顯不足採，且訴願決定第37頁第15至18行就此亦認定在案。

又原告主張仍係以外部「命令」不當限制請求項所載之「動作」（原告107 年4 月2 日技術簡報第39頁），且將系爭專利請求項7 、13所對應之完整「寫入動作」，係錯誤以證據2 「資料寫入動作」與之比對。

④又查，複數個「寫入動作」中之「資料寫入動作」，不論依序進行，亦或是同時進行，其實質上均為依序執行各個完整「寫入動作」，對於其後將複數個「寫入動作」之成功／失敗結果輸出於外部之效果，並無實質差異。

系爭專利請求項7 相較於其自承先前技術之差異，亦僅在於是否可以將複數個驗證結果，於保存電路保存後，分別輸出至外部，以提高晶片外部控制上的便利性（系爭專利說明書第3 頁第2 段參照），而證據2 既已揭露可同時保存複數個驗證結果，並分別輸出至外部以增加晶片外部控制上的便利性，當已明確揭露「連續進行之第一動作及第二動作」之技術特徵，以及系爭專利請求項7 相對於習知技術之差異技術特徵。

⑵證據2 足證系爭專利請求項7 不具進步性：查系爭專利請求項7 相對於自承習知技術之技術特徵，差異僅在於「設有成功／失敗判定電路14及成功／失敗保留電路15」、「輸出電路4 ，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路15內之上述第一動作及第二動作的各個成功／失敗結果」（系爭專利說明書第13頁末段至第14頁第3 段參照），其目的在於提高晶片外部控制上的便利性（系爭專利說明書第9 頁末段參照）。

而證據2 已對應揭露系爭專利請求項7 上開與系爭專利自承先前技術有差異之技術特徵，其中，參照上開證據2 技術分析，證據2 揭露一驗證電路103 （對應系爭專利請求項7 之成功／失敗判定電路14），用以將對應於記憶體單元之N 個頁緩衝器之寫入結果進行個別判斷、一第一鎖存電路105 （對應系爭專利請求項7之成功／失敗保留電路15），用以接收來自驗證電路103之N 個判斷結果並加以暫時儲存、以及一輸出電路106 （對應系爭專利請求項7 之輸出電路4 ），用以將N 個判斷結果分別輸出至外部。

準此，證據2 已明確揭露「連續進行之第一動作及第二動作」之技術特徵，以及系爭專利請求項7 相對於習知技術之差異技術特徵，因此，證據2 可以證明系爭專利請求項7 不具新穎性、進步性。

⒋證據3 足證系爭專利請求項7 不具新穎性及進步性：⑴證據3 足證系爭專利請求項7 不具新穎性：①證據3 第11欄第5 至18行記載資料狀態偵測電路310 及312 分別對應於記憶體晶胞陣列200a及200b。

電路310檢查來自相對記憶體晶胞陣列200a經由列閘極電路220a傳輸而讀取出來的資料位元DM1i（即位元組單位資料位元）是否係關於寫入狀態。

電路312 檢查來自相對記憶體晶胞陣列200b經由列閘極電路22b 讀取出來的資料位元DM2i（即位元組單元資料位元）是否係關於寫入狀態 ( The data status detection circuits 310 and312 correspond to the memory cell arrays 200aand 200b , respectively . The circuit 310 checkswhether all data bits DM1i（e .g . ,byte -unitdata bits ）, which are transmitted through thecolumn gate circuit 220a among data bits readout from the corresponding memory cell array 200a , are involved in a program State . AS a checking resu lt , the circuitry 300 outputs a signalPf_dM1FAIL . Similar to this , the data statusdetection circuit 312 checks whether all databits DM2i （e .g . ,byte -unit data bits）,which are transmitted through the column gatecircuit 22b among data bits read out from thecorresponding memory cell array 200b , areinvolved in a program Status . AS a checkingresult , the circuitry 300 outputs a signal pf_dM2FALL .），分別寫入記憶體晶胞陣列200a及200b，即對應於系爭利請求項7 之「連續執行第一動作與第二動作」技術特徵。

證據3 第11欄第37至47行記載再參照FIG .9，第一及第二暫存器314 及316 於最後寫入週期分別儲存由資料偵測電路310 及312 輸出信號pf_dM1FAIL及pf_dM2FAIL。

在最後寫入週期，暫存器314 及316輸出pf_dM1FAIL／pf_dM2FAIL信號（Referring toFIG .9 again , the first and second registers314 and 316 store the signals pf_dM1FAIL and pfdM2FAIL outputted from the data status detectioncircuits 310 and 312 during the final programcycle , respectively . In the final programcycle , the registers 314 and 316 output signalspf_fM1FAIL/pf_f M2FAIL in response to the signalpf dM1_FAIL and pf_ dM2FAIL outputted from thedata status detection circuits 310 and 312,respectively . A preferred embodiment of thefirst register 314 correspond ing to the datastatus detection circuit 310 is shown in FIG .11. ），即對應於系爭專利請求項7 之「上述第一動作結束後，於內部保留其動作之成功／失敗結果」，及「上述第二動作結束後，於內部保留其動作之成功／失敗結果」技術特徵。

證據3 第14欄第5 至9 行記載再參照FIG .9，寫入狀態偵測電路300 更包含第三暫存器328 ，並輸出旗標信號PF_FSR1 及PF_FSR2 指示各記憶體晶胞200a及200b的寫入成功／失敗（Referring to FIG . 9again , the program Status detection circuit 300further includes a third register 328, andoutputs flag signals PF FSR1 and PF FSR2 whichindicate program pass ／fail to each of thememory cell arrays 200a and 200b .），即對應於系爭專利請求項7 之「上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部」技術特徵。

故系爭專利請求項7 所述之技術內容已為證據3 所揭露，證據3 足以證明系爭專利請求項7 不具新穎性。

②原告雖主張證據3 之同時寫入未揭露系爭專利之連續進行云云（行政訴訟補充理由㈠狀第18頁第12行至第19頁第25行），但查，「系爭專利請求項7 、13並未明確定義何謂『第一動作』或『第二動作』，亦未指明『連續進行』如何作動」，原告主張證據3 未揭露系爭專利之連續進行云云，顯不足採，此部分訴願決定第37頁第15至18行亦為同一認定在案。

又原告所主張仍係以外部「命令」不當限制請求項所載之「動作」，且將請求項7、13所對應之完整「寫入動作」，錯誤以證據3 「資料寫入動作」與之比對。

由於原告持續誤導而刻意迴避正確理解系爭專利所界定完整「寫入動作」之期間，逕以證據3 號之二頁「資料寫入動作」（僅為完整寫入動作之一部分）係同時開始而欲與系爭專利請求項7 於形式上相區隔，其比對標準不一致而顯然有誤，亦誤解完整「寫入動作」之期間。

再者，於複數頁「寫入動作」中，其各頁之完整「寫入動作」中之「資料寫入動作」，不論依序進行，亦或是同時進行，其實質上均為依序進行各頁完整「寫入動作」，並無實質差異，系爭專利請求項7 相較於其自承先前技術之差異，亦僅在於是否可以將複數個驗證結果，於保存電路保存後，分別輸出至外部，以提高晶片外部控制上的便利性（系爭專利說明書第3 頁第2 段參照），證據3 既已揭露可同時保存複數個驗證結果，並分別輸出至外部以增加晶片外部控制上的便利性，功效與目的上即與系爭專利請求項7 並無不同，自已揭露「連續進行之第一動作及第二動作」之技術特徵。

職是，原告此部分之主張不足採。

⑵證據3 足證系爭專利請求項7 不具進步性：①查系爭專利請求項7 相對於自承習知技術之技術特徵，其差異僅在於「設有成功／失敗判定電路14及成功／失敗保留電路15」、「輸出電路4 ，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路15內之上述第一動作及第二動作的各個成功／失敗結果」（系爭專利說明書第13頁末段至第14頁第3 段參照），其目的在於提高晶片外部控制上的便利性（系爭專利說明書第9 頁末段參照）。

而證據3 已對應揭露系爭專利請求項7 之上開技術特徵，其中，參照上開證據3 技術分析，證據3 揭露資料狀態偵測電路310 及312 （對應系爭專利請求項7 之成功／失敗判定電路14），用以將對應於記憶體晶胞陣列200a及200b之資料位元寫入狀態之驗證結果輸出信號pf_dM1FAIL及pf_dM2FAIL、第一暫存器及第二暫存器314 及316 （對應系爭專利請求項7 之成功／失敗保留電路15），用以接收來自資料狀態偵測電路310 及312 之兩個驗證結果並加以暫時儲存、以及第三暫存器328 （對應系爭專利請求項7 之輸出電路4 ），用以將前揭兩個驗證結果輸出至外部。

由於證據3 號與系爭專利自承先前技術屬於相同技術領域，其解決驗證結果輸出之問題具有共通性，且均以保存電路暫存驗證結果後輸出，二者之功能或作用具有共通性，通常知識者自具有依據證據3 之揭示參考系爭專利自承先前技術之明顯動機，因此，證據3 參照系爭專利自承之先前技術，可以證明系爭專利請求項7不具進步性。

②再者，於系爭專利所屬技術領域，控制數頁「寫入動作」之執行，無論部分重疊、接續進行於技術上均無實質差異，均可達成將數頁資料寫入之目的，差別僅在於時間上之考量，況且證據3 具有兩個記憶體晶胞陣列200a和200b及與之對應的資料狀態偵測電路310 、312 ，於寫入時，通常知識者可依需求自行調整第二動作的起始時間，而於該記憶體晶胞陣列200a執行寫入動作結束後，再不間斷地接續執行記憶體晶胞陣列200b的寫入動作，應屬輕易思及。

除此之外，證據3 相較於系爭專利更加具有節省時間之功效，且同樣可輸出兩個成功／失敗結果，又系爭專利請求項7 相較於其自承先前技術之差異，亦僅在於是否可以將複數個驗證結果，於保存電路保存後，分別輸出至外部，以提高晶片外部控制上的便利性（系爭專利說明書第3 頁第2 段參照），證據3 既已揭露可同時保存複數個驗證結果，並分別輸出至外部以增加晶片外部控制上的便利性，功效上及目的即與系爭專利請求項7 並無不同，系爭專利請求項7 相對於證據3 自無不可預期之功效。

因此，證據3 組合系爭專利自承之先前技術，自可證明系爭專利請求項7 不具進步性。

⒌證據5 足證系爭專利請求項7 不具新穎性及進步性：⑴證據5-1 第35頁Table2為讀取狀態暫存器的定義，其中I／O0為快取記憶體寫入（Cache Program ）於N 動作的成功／失敗信號（Pass/Fail( N) ），I ／O1為N-l 動作的成功／失敗信號（Pass/Fail( N-l) ），證據5-1 第35頁（對應證據5-2 第31頁）揭露「本裝置包含一狀態暫存器可被讀取，而知悉寫入或抹消動作是否完成，及寫入或抹消動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I ／O 接腳」（The device contains a StatusRegister which may be read to find out whetherprogram or erase operation is completed , andwhether the program or erase operation is completed successfully . After writing 70h command to thecommand register , a read cycle outputs the content of the Status Register to the I/O pins on thefalling edge of CE or RE , whichever occurs last .），即揭露系爭專利請求項7 之「成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」技術特徵。

證據5-1 第33頁Figure10顯示快記憶體寫入15h 是「依序進行」而「開始時間有別」，頁寫入（PageProgram ）10h 係「並列進行」，證據5-1 第7 頁（對應證據5-2 第5 頁）Figurel-l 顯示輸出驅動器之快閃記憶體可產生N 動作的成功／失敗信號及N-l 動作的成功／失敗信號，可知必有成功／失敗判定電路輸出成功／失敗信號，即對應於系爭專利請求項7 之「成功／失敗判定電路，其係配置成判定前一動作結果，並輸出成功／失敗信號」技術特徵。

證據5-1 第7 頁（對應證據5-2 第5 頁）Figure l-l顯示輸出驅動器（Output Driver ）連接於I ／O 緩衝器及閂鎖器，可輸出前述成功／失敗信號至I ／O0至7 ，即對應於系爭專利請求項7 之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵。

故系爭專利請求項7 所述之技術內容已為證據5 所揭露，證據5 足以證明系爭專利請求項7 不具新穎性。

⑵證據5 可以證明系爭專利請求項7 不具進步性及進步性：比對證據5-2 規格書之快取寫入（cache program ）及其讀取狀態暫存器之內容可知，通常知識者當可依據證據5之揭露輕易完成系爭專利請求項7 之所有技術特徵，且請求項7 相對於證據5 並無不可預期功效（均可輸出二頁依序寫入之二個成功／失敗結果，以利晶片外部控制的便利性），故證據5 亦可以證明系爭專利請求項7 不具進步性。

⒍證據6 足證系爭專利請求項7 不具新穎性及進步性：⑴證據6 為一種快閃記憶體，揭示一種半導體積體電路操作方法，證據6-1 第35頁Table2為讀取狀態暫存器的定義，其中I ／O1至4 為Plane0至3 寫入／擦除操作的成功／失敗結果，I ／O0為Plane0至3 累積成功／失敗結果，證據6-1 第35頁記載「本裝置包含一狀態暫存器可被讀取，而知悉寫入或擦除動作是否完成，及寫入或擦除動作是否成功。

在寫入70 h命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I ／O 接腳」（The device contains a Status Registerwhich may be read to find out whether program orerase operation is completed , and whether theprogram or erase operation is completed successfully .After writing 70h command to the commandregister , a read cycle outputs the content of theStatus Register to the I/O pins on the fallingedge of CE or RE , whichever occurs last .），即揭露系爭專利請求項7 之「成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」技術特徵。

證據6-1 第29頁Figure9 顯示連續執行Plane0至3 的多平面頁寫入動作，第30頁Figure13顯示連續執行Plane0至3 的多平面區塊擦除動作，證據6-1 第29頁Figure9 顯示連續執行Plane0至3 的虛頁寫入11h 是「依序進行」而「開始時間有別」，頁寫入（PageProgram ）10h 係「並列進行」，證據6-1 第4 頁Figure l顯示輸出驅動器（Output Driv er）連接於I ／O 緩衝器及閂鎖器，可輸出前述成功／失敗信號至I ／O0至7 ，即對應於系爭專利請求項7 之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵。

故系爭專利請求項7 所述之技術內容已為證據6 所揭露，證據6 足以證明系爭專利請求項7 不具新穎性。

⑵原告雖謂證據6 係揭露「多平面頁『寫入動作』」，該等技術係指Plane 0 ～Palne 3 「同時寫入」，因此，並不符合請求項7 所記載「連續進行第一動作及第二動作」之要件云云（行政訴訟起訴狀第13頁( 四) ），惟查：①系爭專利請求項7 申請專利範圍之解釋，已如前述，一動作、第二動作，可以對應第一頁「寫入動作」，參照上開證據6-1 之圖9 可知，在標示Plane 0 的時間波形中，紅色標示部分為Plane 0 的完整「寫入動作」（從資料輸入命令80h 開始、到虛頁寫入（Dummy PageProgram) 11h命令、直至實頁寫入（True Page Program ）10h 命令並完成Plane 0 資料寫入後結束，Plane1 、2 、3 的時間波形亦同。

職是，Plane 0 的完整「寫入動作」與Plane 1 的完整「寫入動作」，係「依序進行」而「開始時間有別」且屬繼續不斷、不間斷之二平面頁連續「寫入動作」，屬於數平面頁依序進行的各頁完整「寫入動作」，可以對應第一動作與第二動作，且係第二動作於第一動作尚未完成時即開始進行，二動作開始時間有別，且二動作間繼續不斷、不間斷，當已符合「連續進行第一動作及第二動作」之要件，且證據6-1 之表2 狀態暫存器所保留與輸出者，即為各平面頁（Plane 0 、1 ）之寫入成功／失敗結果，並可藉由讀取命令（71h ）讀取I ／O1、I ／O2二平面頁「寫入動作」之個別成功／失敗結果，並分別輸出至外部。

因此，證據6 確實可以證明系爭專利請求項7 不具新穎性。

②原告又辯稱證據6 雖具有可輸出各獨立成功／失敗結果之各個寫入動作，但僅為「一個完整的寫入動作」無法對應「第一動作」及「第二動作」、一個寫入動作需要一個資料寫入命令云云（行政訴訟補充理由㈠狀第21頁第2 行至第23頁第17行、原告107 年4 月2 日技術簡報第43頁），然查：系爭專利請求項7 、13係界定半導體積體電路內部連續進行之「第一動作」、「第二動作」，並非以晶片外部輸入之「命令」作為限制條件，原告增加此限制特徵，並無理由。

再者，如前所述，自晶片外部輸入之「命令」與半導體積體電路內部之「動作」並不相同，請求項7 、13所界定之連續進行第一動作、第二動作如以各頁完整「寫入動作」為例，亦非僅自晶片外部輸入單一命令即可達成，而需自外部輸入一組命令與資料"COM1+Add/Data+ COM2" 始能達成，因此，於比對第一動作、第二動作時，自無須論究晶片外部輸入「命令」之型態或數目，而係應回歸請求項之文義，即比對引證案是否揭露連續進行、且可以輸出獨立成功失敗驗證結果之各個「寫入動作」。

基此，原告主張「一個寫入命令，僅為一次寫入動作」云云，顯係藉由外部輸入之「命令」來增加請求項7 、13關於積體電路內部「動作」之限制條件，並無必要，亦無理由。

從而，證據6 既已揭露半導體積體電路內部連續進行、且可以輸出獨立成功失敗驗證結果之各個「寫入動作」，當然已揭露請求項7 、13所述之「連續進行第一動作及第二動作」之技術特徵。

原告曲解具有可輸出各獨立成功／失敗結果之各個寫入動作僅為「一個完整寫入動作」，顯然與事實不符，更與通常知識不合，蓋具有各別獨立成功／失敗結果之各個寫入動作，通常知識者當能理解「一個完整寫入動作」不可能具有多個成功／失敗結果，原告將具有可輸出各獨立成功／失敗結果之各個寫入動作解釋為「一個完整寫入動作」顯屬怪謬，更未見於系爭專利說明書，臨訟提出，並無理由。

原告雖主張一個寫入動作需要一個資料寫入命令，並據此推論證據6 僅揭露一個完整寫入動作云云，然查，以證據6 多平面頁寫入技術為例，各單一平面頁的完整寫入動作，本即應自資料輸入動作命令80h 開始，直至其寫入動作完成，4 個平面頁（Plane 0 至Plane 3 ）均自其各自「資料輸入動作命令」80h 開始，直至其各自「資料寫入動作」完成，自已揭露4個平面頁各自完整寫入動作，並可輸出4 個成功／失敗結果，原告將之視為僅有一個完整寫入動作，顯然悖於通常知識。

再者，證據6 之各平面頁亦具有其各自之「資料寫入動作」所需之命令，均自其虛頁寫入命令11h 開始，再經實頁寫入命令10h 以完成各該平面頁之「資料寫入動作」，虛頁寫入命令11h 與實頁寫入命令10h 不可分割，否則無法執行「資料寫入動作」，原告辯稱僅證據6 有一個完整寫入動作，顯非事實。

③原告另主張系爭專利請求項7 係連續進行二次實際寫入動作，與證據6-1 同時進行實際寫入動作仍有不同云云（行政起訴狀第14頁㈤），但查：縱認系爭專利請求項7 之「第一動作」、「第二動作」需嚴格限制為「資料寫入動作」（將被感測鎖存電路32鎖存之資料寫入記憶體單元內的動作〔使用Sense Latch 〕），然而，證據6-1 之各平面頁於進行資料輸入動作後，先進行虛頁寫入（Dummy Page Program）11h 命令、再進行實頁寫入（True Page Program ）10h 命令，以完成該平面頁之「資料寫入動作」，如未輸入虛頁寫入（Dummy Page Program）11h 命令，而僅有實頁寫入（True Page Program ）10h 命令，仍不足以完成該平面頁之「資料寫入動作」。

易言之，證據6 之各平面頁資料寫入動作係由各自虛頁寫入11h 命令啟動，虛頁寫入11h 命令與實頁寫入10h 命令不可切割，否則無法執行資料寫入動作。

因此，證據6-1 各平面頁之「資料寫入動作」，亦應自輸入虛頁寫入（Dummy Page Program）11h 命令開始，直至實頁寫入（True Page Program ）10h 命令以完成該平面頁之資料寫入動作。

故各平面頁之資料寫入動作，由於輸入「虛頁寫入」（Dummy Page Program）11h 命令之時點係依序進行，當屬一個接一個依序進行，而可對應連續進行之數平面頁資料寫入動作，事實上，證據6-1 上開「連續進行之各平面頁資料寫入動作」，與系爭專利請求項7 連續進行之第一動作、第二動作相同，均係用以將數頁資料依序寫入至記憶體陣列，當已明確揭露「連續進行之第一動作及第二動作」之技術特徵，以及系爭專利請求項7 相對於習知技術之差異技術特徵，證據6 可以證明請求項7 不具新穎性。

末查，原處分第16頁中亦已明確認定證據6-1 第29頁圖9 顯示連續執行Plane 0 至3 的虛頁寫入（DummyPage Program）11h 是「依序進行」而開始時間有別，頁寫入（Page Program）10h 係「並列進行」，均可對應系爭專利請求項7 「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」之技術特徵，而可證明請求項7 不具新穎性。

④原告復主張證據6 僅有一個寫入命令10h ，因此Plane0 ～Plane 3 之寫入動作僅為一個完整的寫入動作云云（原告107 年4 月2 日準備程序開庭簡報第43頁），惟基於以下理由，其主張並不可採：參照系爭專利說明書以圖10之電路結構作為圖5 電路結構變更之實施例，並於說明書第22頁第9 至12行說明：「圖10的情況下，於左右之記憶體單元陣列內選擇各不同的1 頁，合計選擇2 頁，執行上述之動作時，本發明亦有效。

此種情況下，可同時對不同區塊內之2 頁部分的記憶體單元進行資料寫入」。

由此可知，系爭專利同樣適用於多平面頁寫入（記憶體陣列1-1與記憶體陣列1-2 ）之完整寫入動作，並可於各頁完整寫入動作完成後輸出各個成功失敗結果。

需進一步說明者，前開系爭專利說明書雖記載「同時」對2頁部分的記憶體單元進行資料寫入，但於進行2 頁部分完整「寫入動作」之「資料寫入動作」前，必然需連續進行該2 頁之「資料輸入動作」，因此該2 頁之完整「寫入動作」亦呈連續進行之狀態，故多平面頁寫入亦屬請求項7 、13所總括之技術態樣之一。

系爭專利說明書所載之前開技術態樣亦已為證據6 所揭示，其中證據6 於兩個平面頁Plane 0 與Plane 1之完整寫入動作中，同樣係依序輸入兩個資料輸入命令80h （對應系爭專利依序進行完整寫入動作中的資料輸入動作），待兩個平面頁之資料全部輸入後同時進行資料寫入動作，以完成Plane 0 與Plane 1 二平面頁之各自完整寫入動作並輸出各個成功失敗結果。

因此，證據6 亦已揭露系爭專利請求項7 及13之圖10實施態樣的技術特徵。

承上，原告一再辯稱證據6 所揭示之Plane0～Plane3 之寫入動作僅為一個完整的寫入動作云云，並無理由。

⑶查系爭專利請求項7 之發明目的在於「連續進行第一動作與第二動作，將第一動作及第二動作之成功／失敗結果分別保留，並輸出至半導體積體電路之外部，以提高晶片外部控制上的便利性（系爭專利說明書第9 頁末段參照）」，亦即係在於將該第一動作、第二動作之成功／失敗結果輸出至外部以提高外部控制之便利性，僅此而已，而相對於此，證據6 亦係在數平面頁之各平面頁依序進行之「寫入動作」中，將各平面頁寫入之成功／失敗結果分別保留，並輸出至外部，當亦具有提高晶片外部控制之便利性，系爭專利請求項7 相對於證據6 自無新增功效或有何不可預期功效，當不具有進步性。

再者，證據6 上開「連續進行之各平面頁資料寫入動作」，與系爭專利請求項7 連續進行之第一動作、第二動作相同，均係在各頁完整「寫入動作」中用以將數頁資料依序寫入至記憶體陣列，證據6與系爭專利請求項7 於功效上並無實質差異，是以，證據6 當可用以證明系爭專利請求項7 不具進步性。

⒎證據7 足證系爭專利請求項7 不具新穎性及進步性：證據7 為一種快閃記憶體，揭示一種半導體積體電路，證據7-1 第29頁Table2為讀取狀態暫存器的定義，其中I ／O1至4 為Plane0至3 寫入／擦除操作的成功／失敗結果，I ／O0為Plane0至3 累積成功／失敗結果，證據7-1 第29頁記載「本裝置包含一狀態暫存器可被讀取，而知悉寫入或擦除動作是否完成，及寫入或擦除動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I/O 接腳」（The device contains a Status Register which may be read to find outwhether program or erase operation is completed ,andwhether the program or erase operation is completedsuccessfully . After writing 70h command to thecommand register , a read cycle outputs the contentof the Status Register to the I/O pins on thefalling edge of CE or RE , whichever occurs last .），即揭露系爭專利請求項7 之「成功／失敗保留電路，其係連結為接收上述成功／失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功／失敗結果」技術特徵。

證據7-1 第27頁Figure14及第28頁Figure18顯示連續執行Plane0至3 的多平面頁寫入動作，第28頁Figure19顯示連續執行Plane0至3 的多平面區塊擦除動作，證據7-1 第27頁Figure 14 及第28頁Figure 18 顯示連續執行Plane0至3 的虛頁寫入11h 是「依序進行」而「開始時間有別」，頁寫入（Page Program ）10h 係「並列進行」，證據7-1 第3 頁Figurel 顯示輸出驅動器（Output Driver）連接於I ／O緩衝器及閂鎖器，可輸出前述成功／失敗信號至I ／O0至7，即對應於系爭專利請求項7 之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵。

故系爭專利請求項7 所述之技術內容已為證據7 所揭露，證據7 足以證明系爭專利請求項7 不具新穎性。

又證據7 之內容與證據6 相仿，關於證據7 可用以證明系爭專利請求項7 不具進步性之理由，援用上開證據6可用以證明系爭專利請求項7 不具進步性之論述。

㈦證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求項13不具新穎性及進步性：⒈系爭專利請求項13為一種半導體積體電路之探作方法，其係包含：連續執行第一動作與第二動作；

上述第一動作結束後，於內部保留其動作之成功／失敗結果，上述第二動作結束後，於內部保留其動作之成功／失敗結果，上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部。

⒉證據1 足以證明系爭專利請求項13不具新穎性及進步性：⑴經查，證據1 圖61所示重寫模式的流程圖，指定區塊的擦除S65 為第一動作，指定區塊的寫入S66 為第二動作，經由模式控制電路18判定動作結果並輸出成功／失敗信號，狀態暫存器180 保留成功／失敗結果，即對應於請求項13之「輸出電路，其係配置成於前述第一動作連續執行時，輸出保留於上述成功／失敗保留電路內之上述第一動作及第二動作的各個成功／失敗結果」技術特徵；

另證據1 圖4 所示狀態暫存器定義表，該狀態暫存器I ／O4與I ／O5分別保留寫入檢查與擦除檢查的成功／失敗的結果，並可同時輸出至輸出緩衝器15。

於動寫模式，指定區塊的擦除S65 及指定區塊寫入S6 6連續執行時，輸出緩衝器15於S65 及S66 結束後輸出保留於狀態暫存器內之S65 及S66 的成功／失敗結果，即對應於請求項13之「上述第一及上述第二動作結束後，將上述第一動作之功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部」技術特徵，故系爭專利請求項13所述之技術內容已為證據1 所揭露，證據1 足以證明系爭專利請求項13不具新穎性。

⑵證據1 可以證明系爭專利請求項13不具進步性：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功/ 失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出即足。

由於證據1 已揭露可將「刪除動作」、「寫入動作」之成功／失敗結果暫時儲存於狀態暫存器180 ，並藉由讀取I ／O5及I ／O4接腳同時輸出刪 除動作、寫入動作之各別成功／失敗結果，已如前述，故亦已對應揭露請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，證據1既可證明請求項7 不具進步性之理由，則證據1 亦可證明請求項13不具進步性。

⒊證據2足以證明系爭專利請求項13不具新穎性及進步性：⑴證據2 足以證明系爭專利請求項13不具新穎性：證據2 為一種半導體積體電路之操作方法，圖10及圖11所示該記憶體第一次寫入及第二次寫入，說明書第7 欄第44至57行所載：「驗證狀態輸出電路104 接收全部由驗證電路103 發送的驗證狀態信號VPASS0至VPASS （N-1 ），且暫時儲存該信號。

至少一驗證狀態信號指示記憶體晶胞出現瑕疵時，驗證狀態輸出電路104 輸出－總驗證狀態信號VPASS 指示整個記憶體裝置於被寫入或抹消後出現的任何瑕疵。

該驗證狀態輸出電路104 輸出總驗證狀態信號VPASS ，指示整個記憶體裝置於被寫入或抹消後的正常狀態。

由驗證狀態輸出電路104 輸出的總驗證狀態信號VPASS 輸送至控制器100 及第二閂鎖電路104 」（The verification circuit 103 outputs verify status signals VPASSO through VPASS( N-1) in response to the writeverify signals PV0 through PV( N-1) , each verifystatus signal VPASS at this time indicating theresult of the write verify operation .），即揭露系爭專利請求項13之「連續執行第一動作與第二動作，上述第一動作結束後，於內部保留其動作之成功／失敗結果，上述第二動作結束後，於內部保留其動作之成功／失敗結果」技術特徵；

證據2 說明書第8 欄第17至23行所載：「第二閂鎖電路107 接收由驗證狀態輸出電路104 發送的總驗證狀態信號VPASS ，且暫時儲存該信號第二閂鎖電路107 輸出此信號VPASS 之響應信號VPL 至輸出電路106 之第一子區域106-0 。

信號VPL 由第一子區塊106-0 傳送至快閃記憶體接腳IO0 」（The second latch circuit 107recei ves the total-verify status signal VPASSsent by the verify status output circuit 104, andtemporarily Stores the same signal .The Secondlatch circuit 107 outputs a responsive signal VPLfor this signal VPAS S to the first subblock 106-0of the output circuit 106. The signal VPL is delivered from the first subblock 106-0 to the pin IO0of the flash memory . ），第7 欄第62行至8 欄第1 行所載「輸出電路106 包括N 子區塊106-0 至106-（N-1 ）。

由資料匯流排發送的資料信號DATA0 至DATA（N-1 ）供給輸出電路106 之子區塊106-0 至106-（N-1 ）。

當由快閃記憶體輸出資料信號時，資料信號由輸出電路106 發送至輸入／輸出接腳IO0 至IO（N-1 ）」（the outputcircuit 106 includes the N subblocks 106-0 through106-( N-1) . Data signals DATA0 through DATA( N-1)sent from a data bus are supplied to the Subblocks106-0 through 106-( N-1) of the output circuit 106.When outputting the data signals from the flashmemory , the data Signals are delivered from theoutput circuit 106 to the input/output pins 1O0through IO( N-1) .），即揭露系爭專利請求項13之「上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部」技術特徵，故系爭專利請求項13所述之技術內容已為證據2 所揭露，證據2 足以證明系爭專利請求項13不具新穎性。

⑵證據2 足以證明系爭專利請求項13不具進步性：系爭專利請求項13與請求項7之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功/ 失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出各個成功／失敗結果即足。

證據2既已揭露可將複數個記憶體單元之各個「寫入動作」之成功／失敗結果，暫時儲存於第一鎖存電路105 ，並藉由輸出電路106 將複數個成功／失敗結果均輸出至外部，當可對應請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，準此，證據2 已明確揭露「連續進行之第一動作及第二動作」之技術特徵，及系爭專利請求項13相對於習知技術之差異技術特徵。

因此，證據2既然可以證明請求項7 不具新穎性、進步性，則證據2 亦可證明請求項13不具新穎性、進步性。

⒋證據3 足以證明系爭專利請求項13不具新穎性及進步性：⑴證據3 足以證明系爭專利請求項13不具新穎性：證據3 為一種具有寫入狀態偵測電路的快閃記憶體裝置及其方法，說明書第11欄第5 至18行所載：「資料狀態偵測電路310 及312 分別對應於記憶體晶胞陣列200A及200B。

電路310 檢查來自相對記憶體晶胞陣列200A經由列閘極電路220A傳輸而讀取出來的資料位元DM1i（位元組單位資料單元）是否係關於寫入狀態。

電路312 檢查來自相對記憶體晶胞陣列20 0b 經由列閘極22b 讀取出來的資料位元DM2i是否係關於寫入狀態」（The data status detection circuits 310 and 312 correspond to the memorycell arrays 200a and 200b , respectively . Thecircuit 310 checks whether all data bits DM1i〔e.g . , byte-unit data bits〕, which are transmitted through the column gate circuit 220a among databits read out from the corresponding memory cellarray 200a , are involved in a program State . ASa checking result , the circuitry 300 outputs asignal Pf_ dM1FAIL . Similar to this , the datastatus detection circuit 312 checks whether alldata bits DM2i〔e .g . , byte-unit data bits〕,which are transmitted through the column gatecircuit 22b among data bits read out from thecorresponding memory cell array 200b , are involved in a program Status .AS a checking result , thecircuitry 300 outputs a signal pf_dM2FAIL . ），說明書第11欄第37至47行所載：「圖9 所示，第一及第二暫存器314 及316 於最後寫入週期分別儲存由資料偵測電路310 及312 輸出信號pf_dM1FAIL及pf_dM2FAIL。

在最後寫入週期，暫存器314 及316 輸出pf_fM1FAIL及pf_fM2FAIL信號，以分別回應於資料狀態偵測電路310 及312 輸出的pf_dM1FAIL及pf_dM2FAIL信號」（Referring to FIG. 9 again , the first and second registers 314 and316 store the signals pf_dM 1FAIL and pfdM2FAILoutputted from the data status detection circuits310 and 312 during the final prog ram cycle ,respectively .In the final program cycle , theregisters 314 and 316 output signals pf_fM1FAIL/pf_fM2FAIL in response to the signal pf dM1_FAIL andpf_dM2FAIL outputted from the data status detection circuits 310 and 312, respectively .），即揭露系爭專利請求項13之「連續執行第一動作與第二動作，上述第一動作結束後，於內部保留其動作之成功／失敗，上述第二動作結束後，於內部保留其動作之成功／失敗結果」技術特徵；

說明書第14欄第5 至9 行所載：「圖9 所示，寫入狀態偵測電路300 包含第三暫存器328 ，並輸出旗標信號PF_FSR 1及PF_FSR2 指示各記憶體晶胞200a及200b的寫入成功/ 失敗」，即對應於請求項13之「上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部」（Referring to FIG .9 again , the program Status detection circuit 300 further includes athird register 328, and outputs flag signals PFFSR1 and PF FSR2 which indicate program pass/fail toeach of the memory cell arrays 200a and 200b .）技術特徵，故系爭專利請求項13所述之技術內容已為證據3所揭露，證據3 足以證明系爭專利請求項13不具新穎性。

⑵證據3 足以證明系爭專利請求項13不具進步性：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出各個成功/ 失敗結果即足。

承上，證據3 既已揭露可將複數個記憶體單元陣列之各個寫入動作之成功／失敗結果，暫時儲存於第一暫存器及第二暫存器314 及316 ，並藉由第三暫存器328 將兩個成功／失敗結果均輸出至外部，當可對應請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，證據3 既然可以證明請求項7 不具新穎性、進步性，則證據3 亦可證明請求項13不具新穎性、進步性。

⒌證據5足以證明系爭專利請求項13不具新穎性及進步性：⑴證據5 足以證明系爭專利請求項13不具新穎性：證據5 是一種快閃記憶體，證據5-1 第7 頁（對應證據5-2第5 頁）Figure1-1 所顯示輸出驅動器之快閃記憶體可產生N 動作的成功／失敗信號及N-1 動作的成功／失敗信號，係連續執行第一動作與第二動作，即對應請求項13之「連續執行第一動作與第二動作」技術特徵；

證據5-1 第35頁表2 所示為讀取狀態顯示器的定義，其中I ／O0為快取記憶體寫入於N 動作的成功／失敗信號，I ／O1為N-1動作的成功／失敗信號，亦記載「本裝置包含一狀態暫存器可被讀取，即寫入或擦除動作是否完成，及寫入或擦除動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣輸出狀態暫存器的內容至I ／O 接腳（The device contains a Status Register whichmay be read to find out whether program or eraseoperation is completed ,andwhether the program orerase operation is completed successfully . Afterwriting 70h command to the command register , aread cycle outputs the content of the Status Register to the I/O pins on the falling edge of CE orRE , whichever occurs last .），即揭露系爭專利請求項13之「上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部」技術特徵，故系爭專利請求項13所述之技術內容已為證據5 所揭露，證據5 足以證明系爭專利請求項13不具新穎性。

⑵證據5 足以證明系爭專利請求項13不具進步性：承上，系爭專利請求項13與請求項7 之範圍實質相仿，請求項13係增加將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出即足。

以證據5 為例，其已揭露狀態暫存器可於數頁之各頁依序進行寫入動作結束後，藉由輸入讀取狀態命令70h 至命令暫存器後，由該輸入／輸出控制電路將該狀態暫存器內之該成功／失敗結果Pass／Fail( N-1)（對應第一動作之成功／失敗結果）、Pass／Fail( N)（對應第二動作之成功／失敗結果）輸出至輸入／輸出接腳I/O1及I/O0（參證據5-2 規格書圖9 上開截圖紅框處，狀態暫存器可輸出I/O0、I/O1等第N 頁及第N-1 頁「寫入動作」之成功失敗結果），當可對應請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，證據5 既然可以證明請求項7 不具新穎性、進步性，則證據5 亦可證明請求項13不具新穎性、進步性。

⒍證據6足以證明系爭專利請求項13不具新穎性及進步性：⑴證據6足以證明系爭專利請求項13不具新穎性：證據6 是一種快閃記憶體，證據6-1 第29頁Figure9 顯示連續執行Plane0至3 多平面頁寫入動作，第30頁Figure13顯示連續執行Plane0至3 的多平面區塊擦除動作，即對應於請求項13之「連續執行第一動作與第二動作」技術特徵；

證據6 -1第35頁Table2為讀取狀態暫存器的定義，所對應I ／O1至4 為Plane0至3 之寫入／擦除操作的成功／失敗結果，I ／O0為Plane0至3 之累積的成功／失敗結果，又證據6-1 第35頁記載「本裝置包含一狀態暫存器可被讀取，而知悉寫入或擦除動作是否完成，及寫入或擦除動作是否完成，及寫入或擦除動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I ／O 接腳」（The device contains a Status Register which may be read tofind out whether program or erase operation iscompleted , and whether the program or erase operation is completed successfully . After writing 70hcommand to the command register , a read cycleoutputs the content of the Status Register to theI/O pins on the falling edge of CE or RE ,whichever occurs last . ），即揭露系爭專利請求項13之「上述第一動作結束後，於內部保留其動作之成功／失敗結果，上述第二動作結束後，於內部保留其動作之成功／失敗結果」技術特徵；

證據6-1 第4 頁Figure1 顯示輸出驅動器（Output Drive r）連接於緩衝器及閂鎖器，可輸出前述成功／失敗信號至I ／O0至7 ，即對應於請求項13之「上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部」技術特徵，故系爭專利請求項13所述之技術內容已為證據6 所揭露，證據6 足以證明系爭專利請求項13不具新穎性。

⑵證據6 足以證明系爭專利請求項13不具進步性：系爭專利請求項13與請求項7 之範圍實質相仿，請求項13增加有將第一動作與第二動作之成功／失敗結果，於第一動作及第二動作結束後，皆輸出至半導體積體電路之外部；

而請求項7 則未限定需在於第一動作及第二動作結束後始將二動作之成功／失敗結果輸出，僅需分別保留二動作之成功／失敗結果並輸出即足。

由於證據6-1 已揭露以多平面狀態命令（71h ），讀取狀態暫存器所保留各平面頁寫入／擦除是否已完成，以及寫入／擦除是否成功，當係指各平面頁「寫入動作」完成後，保留及輸出各平面頁之成功／失敗結果，故亦已對應揭露請求項13「於第一動作及第二動作結束後，將成功／失敗結果皆輸出」之要件，因此，證據6 既然可以證明系爭專利請求項7 不具新穎性、進步性，則證據6 亦可證明系爭專利請求項13不具新穎性、進步性。

⒎證據7 是一種快閃記憶體，證據7-1 第27頁Figure14及第28頁Figure18所示連續執行Plane0至3 的多平面寫入動作，第29頁Figure19顯示連續執行Plane0至3 的多平面區塊擦除動作，為讀取狀態暫存器的定義，對應I ／O1至4 為Plane0至3 寫入／擦除操作的成功／失敗結果，I ／O0為Plane0至3之累積的成功／失敗結果，即對應於請求項13之「連續執行第一動作與第二動作」技術特徵；

證據7-1 第29頁Table2為讀取狀態暫存器的定義，所對應I ／O1至4 為Plane0至3 之寫入／擦除操作的成功／失敗結果，I ／O0為Plane0至3 之累積的成功／失敗結果，又證據7-1 第29頁記載「本裝置包含一狀態暫存器可被讀取，而知悉寫入或擦除動作是否完成，及寫入或擦除動作是否完成，及寫入或擦除動作是否成功。

在寫入70h 命令至命令暫存器，一讀取週期在CE或RE的下降邊緣（較晚發生者）輸出狀態暫存器的內容至I ／O 接腳」（The device contains a Status Register which maybe read to find out whether program or erase operation is completed , and whether the program or eraseoperation is completed successfully . After writing70h command to the command register , a read cycleoutputs the content of the Status Register to theI/O pins on the falling edge of CE or RE , whicheveroccurs last . ），即揭露系爭專利請求項13之「上述第一動作結束後，於內部保留其動作之成功／失敗結果，上述第二動作結束後，於內部保留其動作之成功／失敗結果」技術特徵；

證據7-1 第3 頁Figure1 顯示輸出驅動器（OutputDriver）連接於緩衝器及閂鎖器，可輸出前述成功／失敗信號至I ／O0至7 ，即對應於請求項13之「上述第一及上述第二動作結束後，將上述第一動作之成功／失敗結果與前述第二動作之成功／失敗結果皆輸出至半導體積體電路之外部」技術特徵，故系爭專利請求項13所述之技術內容已為證據7所揭露，證據7 足以證明系爭專利請求項13不具新穎性。

又證據7 之內容與證據6 相仿，關於證據7 可用以證明系爭專利請求項13不具進步性之理由，援用上開證據6 可用以證明系爭專利請求項13 不具進步性之論述。

㈧證據2 、3 、5 、6 、7 足以證明系爭專利請求項15不具新穎性及進步性：⒈證據2 足以證明系爭專利請求項15不具新穎性及進步性：⑴證據2 足以證明系爭專利請求項15不具新穎性：系爭專利請求項15係依附請求項13之半導體積體電路之操作方法，其中上述第一、第二動作均係資料寫入動作，因證據2 足以證明系爭專利請求項13不具新穎性，已如前述，且查證據2 圖10及圖11所示，即對應於請求項15之技術特徵，故系爭專利請求項15所述之技術內容已為證據2 所揭露，證據2 足以證明系爭專利請求項15不具新穎性。

⑵證據2 足以證明系爭專利請求項15不具進步性：系爭專利請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據2 可以證明請求項13不具進步性之理由係以第一動作、第二動作均為「資料寫入」為例，故證據2 既然可以證明請求項13不具新穎性、進步性，則證據2 亦可證明系爭專利請求項15不具新穎性、進步性。

⒉因證據3 足以證明系爭專利請求項13不具新穎性，已如前述，且查證據3 第1 欄第11至15行所載「本發明係關於非揮發性半導體記憶體裝置，特別是一種具有入狀態偵測電路的NAND組態快閃EEPROM裝置及其方法，分別寫入記憶體晶胞陣列200a及200b」（The present invention relates to anonvolatile semiconductor memory device and , moreparticularly , to a NAND type flash EEPROM〔electrically programmable and erasable read only memory〕device with program status detection circuitry andthe method thereof .），即揭露系爭專利請求項15技術特徵，故系爭專利請求項15所述之技術內容已為證據3 所揭露，證據3 足以證明系爭專利請求項15不具新穎性。

承上，系爭專利請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據3（結合系爭專利自承先前技術）可以證明請求項13不具進步性之理由係以第一動作、第二動作均為「資料寫入」為例，故證據3 既然可以證明請求項13不具新穎性、進步性，則證據3 亦可證明系爭專利請求項15不具新穎性、進步性。

⒊又因證據5 足以證明系爭專利請求項13不具新穎性，已如前述，且查證據5 第35頁之Table2揭示資料寫入動作，即對應於請求項15技術特徵，故系爭專利請求項15所述之技術內容已為證據5 所揭露，證據5 足以證明系爭專利請求項15不具新穎性。

承上，系爭專利請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作均係資料寫入動作」，證據5 既然可以證明請求項13不具新穎性、進步性，係以第一動作、第二動作均為「資料寫入」為例，則證據5 亦可以證明系爭專利請求項13不具新穎性、進步性，進而證據5 亦可證明請求項15不具新穎性、進步性。

⒋另因證據6 足以證明系爭專利請求項13不具新穎性，已如前述，且查證據6 第29頁之Figure9 揭示資料寫入動作，即對應於請求項15技術特徵，故系爭專利請求項15所述之技術內容已為證據6 所揭露，證據6 足以證明系爭專利請求項15不具新穎性。

承上，系爭專利請求項15係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據6 及圖1 即已揭露以NAND快閃記憶體執行寫入動作，職是，證據6 可以證明請求項13不具新穎性、進步性，則證據6 亦可證明請求項15不具新穎性、進步性。

⒌再者，因證據7足以證明系爭專利請求項13不具新穎性，已如前述，且查證據7 第27頁Figure14及第28頁Figure18揭示資料寫入動作，即對應於請求項15技術特徵，故系爭專利請求項15所述之技術內容已為證據7 所揭露，證據7 足以證明系爭專利請求項15不具新穎性。

又證據7 之內容與證據6 相仿，關於證據7 可用以證明系爭專利請求項15不具進步性之理由，援用上開證據6 可用以證明系爭專利請求項15不具進步性之論述。

㈨證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求項17不具新穎性及進步性：⒈證據1 足以證明系爭專利請求項17不具新穎性及進步性：⑴證據1 足以證明系爭專利請求項17不具新穎性：系爭專利請求項17係依附請求項13之半導體積體電路之操作方法，其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行，因證據1 足以證明系爭專利請求項13不具新穎性，已如前述且查證據1 圖1 所示包含非揮發性記憶體單元之記憶體單元陣列，以及第17欄第67行至第18欄第8 行所載「快閃記憶體的記憶陣列，不限定在上述之AND 型記憶體陣列，也可以應用在圖12的NOR 型記憶體陣列，圖13的DiNOR 型記憶體陣列，圖14之NAND型記憶體陣列，與圖15之HiCR型記憶體陣列。

在這些記憶體陣列結構之任一種，快閃記憶體之記憶單元基本上均有相同結構」（The memorymat of the flash memory is not limited to the above-explained AND type memory mat , but may be manufactured by employing a NOR type memory mat shownin FIG .12, a DiNOR type memory mat indicate d inFIG .13, a NAND type memory mat represented in FIG.14, and an HiCR type memory mat indicated in FIG.15. In any of these memory matstructures , thememory cells of the flash memori es basically havethe Same Structures . ），即揭露系爭專利請求項17之技術特徵，故系爭專利請求項17所述之技術內容已為證據1 所揭露，證據1 足以證明系爭專利請求項17不具新穎性。

⑵證據1 足以證明系爭專利請求項17不具進步性：系爭專利請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據1 第17欄第67行至第18欄第8 行即已揭露可以使用NAND型快閃記憶體，職是，證據1 既然可以證明請求項13不具新穎性、進步性之理由，證據1 亦可證明請求項17不具新穎性、進步性。

⒉證據2足以證明系爭專利請求項17不具新穎性及進步性：因證據2 足以證明系爭專利請求項13不具新穎性，已如前述，且查證據2 第3 欄第31至48行所載「根據本發明之較佳具體實施例，非揮發性半導體記憶體裝置具有成行及成列之記憶體晶胞陣列，且有字線及位元線設置於正交方向，各行之記憶體晶胞共享位元線之一及各列之記憶體晶胞共享字線之一，該記憶體裝置包含：複數N 頁緩行器子區塊，此處N 為特定正整數，各子區塊之N 頁緩衝器響應字線之一選定者，暫時儲存一次被寫至記憶體陣列之N 記憶體晶胞的資料位元；

以及一驗證／輸出電路，其響應複數N 頁緩衝器子區塊輸出信號，產生各子區塊之驗證狀態，其指示資料位元被適當寫至N 記憶體晶胞，驗證／輸出電路輸出複數子區塊之至少一者的驗證狀態至外部裝置」（According to one preferred embodiment of the present invention , a nonvolatile semiconductor memory device has an array of memorycells in columns and rows , and has word lines and bit lines provided in orthogonal directions , the memory cells for each column sharing one of the bit lines ,and the memory cells for each row sharing one ofthe word lines ,the memory device comprising : a plurality of sub blocks of N page buffers where N is agiven positive integer , the N page buffers for eachSubblock temporarily storing data bits that are written to N memory cells at a time in the memory ar rayin response to a selected one of the word lines ,anda verify/output circuit which produces , in responseto signals output by the plurality of subblocks of Npage buffers , a verify Status of each of the respective subblocks that indicates whether the data bitsare properly written to the N memory cells , the verify/output circuit outputting the verify status of at least one of the plurality of subblocks to an external device . ），即揭露系爭專利請求項17技術特徵，故系爭專利請求項17所述之技術內容已為證據2 所揭露，證據2 足以證明系爭專利請求項17不具新穎性。

又系爭專利請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，可知證據2已揭露記憶體陣列之資料寫入（證據2 第5 欄第37至42行），承上，證據2 既然可以證明請求項13不具新穎性、進步性，則證據2 亦可證明請求項17不具新穎性、進步性。

⒊又因證據3 足以證明系爭專利請求項13不具新穎性，已如前述，且查證據3 第1 欄第11至15行所載「本發明係關於非揮發性半導體記憶體裝置，特別是一種具有入狀態偵測電路的NAND組態快閃EEPROM裝置及其方法，分別寫入記憶體晶胞陣列200a及200b」（The present invention relates to anonvolatile semiconductor memory device and , moreparticularly , to a NAND type flash EPROM 〔electrically programmable and erasable read only memory〕device with program status detection circuitry andthe method thereof .），即揭露系爭專利請求項17技術特徵，故系爭專利請求項17所述之技術內容已為證據3 所揭露，證據3 足以證明系爭專利請求項17不具新穎性。

承上，系爭專利請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據3 既已揭露記憶體陣列之寫入動作（證據3 第11欄第5至18行），職是，證據3 既然可以證明請求項13不具新穎性、進步性，則證據3 號亦可證明系爭專利請求項17不具新穎性、進步性。

⒋另因證據5 足以證明系爭專利請求項13不具新穎性，已如前述，另查證據5 揭示資料寫入動作係NAND快閃記憶體，即對應於請求項17技術特徵，故系爭專利請求項17所述之技術內容已為證據5 所揭露，證據5 足以證明系爭專利請求項17不具新穎性。

承上，系爭專利請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據5-2 規格書之圖1-1 即已揭露以NAND快閃記憶體執行寫入動作，職是，證據5 既然可以證明請求項13不具新穎性、進步性，則證據5 亦可證明爭專利請求項17不具新穎性、進步性。

⒌再者，證據6 足以證明系爭專利請求項13不具新穎性，已如前述，又查證據6 第29頁之Figure9 揭示資料寫入動作係NAND快閃記憶體，即對應於請求項17技術特徵，故系爭專利請求項17所述之技術內容已為證據6 所揭露，證據6 足以證明系爭專利請求項17不具新穎性。

承上，系爭專利請求項17係依附請求項13，其進一步界定之技術特徵為「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」，證據6 及圖1 即已揭露以NAND快閃記憶體執行寫入動作，職是，證據6 既然可以證明請求項13不具新穎性、進步性，則證據6 亦可證明系爭專利請求項17不具新穎性、進步性。

⒍因證據7 足以證明系爭專利請求項13不具新穎性，已如前述，並且證據7 第27頁Figure14及第28頁Figure18揭示資料寫入動作係NAND快閃記憶體，即對應於請求項17技術特徵，故系爭專利請求項17所述之技術內容已為證據7 所揭露，證據7 足以證明系爭專利請求項17不具新穎性。

又證據7 之內容與證據6 相仿，關於證據7 可用以證明系爭專利請求項17不具進步性之理由，援用上開證據6 可用以證明系爭專利請求項17不具進步性之論述。

㈩證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求項18不具新穎性進步性：⒈證據1 足以證明系爭專利請求項18不具新穎性及進步性：⑴證據1 足以證明系爭專利請求項18不具新穎性：系爭專利請求項18係依附請求項17之半導體積體電路之操作方法，其中上述記憶體單元陣列包含配置成列狀之數個NAND型單元，因證據1 足以證明系爭專利請求項17不具新穎性，已如前述，且查證據1 第17欄第67行至第18欄第8行所載「快閃記憶體的記憶陣列，不限定在上述之AND 型記憶體陣列，也可以應用在圖12的NOR 型記憶體陣列，圖13的DiNOR 型記憶體陣列，圖14之NAND型記憶體陣列，與圖15之HiCR型記憶體陣列。

在這些記憶體陣列結構之任一種，快閃記憶體之記憶單元基本上均有相同結構」（Thememory mat of the flash memory is not limited tothe above-explained AND type memory mat , but maybe manufactured by employing a NOR type memory matshown in FIG .12, a DiNOR type memory mat indicated in FIG .13, a NAND type memory mat representedin FIG .14, and an HiCR type memory mat indicatedin FIG .15. In any of these memory mat structures, the memory cells of the flash memories basicallyhave the Same Structures .），即揭露系爭專利請求項18之技術特徵，故系爭專利請求項18所述之技術內容已為證據1 所揭露，證據1 足以證明系爭專利請求項18不具新穎性。

⑵證據1 足以證明系爭專利請求項18不具及進步性：系爭專利請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據1 第17欄第67行至第18欄第8 行即已揭露可以使用NAND型快閃記憶體，職是，證據1 既可證明請求項13不具新穎性、進步性之理由，則證據1 亦可證明請求項18不具新穎性、進步性。

⒉證據2 足以證明系爭專利請求項18不具新穎性：因證據2 足以證明系爭專利請求項17不具新穎性，已如前述，又查證據2 第3 欄第31至48行所載「根據本發明之較佳具體實施例，非揮發性半導體記憶體裝置具有成行及成列之記憶體晶胞陣列，且有字線及位元線設置於正交方向，各行之記憶體晶胞共享位元線之一及各列之記憶體晶胞共享字線之一，該記憶體裝置包含：複數N 頁緩行器子區塊，此處N 為特定正整數，各子區塊之N 頁緩衝器響應字線之一選定者，暫時儲存一次被寫至記憶體陣列之N 記憶體晶胞的資料位元；

以及一驗證／輸出電路，其響應複數N 頁緩衝器子區塊輸出信號，產生各子區塊之驗證狀態，其指示資料位元被適當寫至N 記憶體晶胞，驗證／輸出電路輸出複數子區塊之至少一者的驗證狀態至外部裝置」（According to one preferred embodiment of the present invention , a nonvolatile semiconductor memory device has an array of memory cells in columns and rows , and has word lines andbit lines provided in orthogonal direction s , thememory cells for each column sharing one of the bitlines , and the memory cells for each row sharingone of the word lines , the memory device comprising: a plurality of sub blocks of N page buffers whereN is a given positive integer , the N page buffersfor each Subblock temporarily storing data bits thatare written to N memory cells at a time in the memory array in response to a selected one of the wordlines , and a verify/output circuit which produces ,in response to signals output by the plurality ofsubblocks of N page buffers , a verify Status ofeach of the respective subblocks that indicateswhether the data bits are properly written to the Nmemory cells , the verify/output circuit outputtingthe verify status of at least one of the pluralityof subblocks to an external device .），即揭露系爭專利請求項18技術特徵，故系爭專利請求項18所述之技術內容已為證據2 所揭露，證據2 足以證明系爭專利請求項18不具新穎性。

承上，系爭專利請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，可知證據2 已揭露配置成行列狀記憶體單元（證據2 第5 欄第37至42行），準此，證據2既然可以證明請求項13不具新穎性、進步性，則證據2 亦可證明系爭專利請求項18不具新穎性、進步性。

⒊又因證據3 足以證明系爭專利請求項17不具新穎性，已如前述，另查證據3 第1 欄第11至15行所載「本發明係關於非揮發性半導體記憶體裝置，特別是一種具有入狀態偵測電路的NAND組態快閃EEPROM裝置及其方法，分別寫入記憶體晶胞陣列200a及200b」（The present invention relates to anonvolatile semiconductor memory device and , moreparticularly , to a NAND type flash EPROM 〔electrically programmable and erasable read only memory 〕device with program status detection circuitry andthe method thereof .），即揭露系爭專利請求項18技術特徵，故系爭專利請求項18所述之技術內容已為證據3 所揭露，證據3 足以證明系爭專利請求項18不具新穎性。

承上，系爭專利請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據3 既已揭露配置成行列狀之NAND形型式記憶體單元（證據3 第1 欄第11至16行、第11欄第5 至18行），證據3 既然可以證明請求項13不具新穎性、進步性，則證據3 亦可證明系爭專利請求項18不具新穎性、進步性。

⒋再者，因證據5 足以證明系爭專利請求項17不具新穎性，已如前述，並查證據5 揭示資料寫入動作係NAND快閃記憶體，即對應於請求項18技術特徵，故系爭專利請求項18所述之技術內容已為證據5 所揭露，證據5 足以證明系爭專利請求項18不具新穎性。

承上，系爭專利請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據5-2 規格書之圖1-1、圖2-1 即已揭露配置成行列狀之數個NAND型單元，職是，證據5 既然可以證明請求項13不具新穎性、進步性，則證據5 亦可證明系爭專利請求項18不具新穎性、進步性。

⒌因證據6 足以證明系爭專利請求項17不具新穎性，已如前述，再者，證據6 第29頁之Figure9 揭示資料寫入動作係NAND快閃記憶體，即對應於請求項18技術特徵，故系爭專利請求項18所述之技術內容已為證據6 所揭露，證據6 足以證明系爭專利請求項18不具新穎性。

承上，系爭專利請求項18係依附請求項13，其進一步界定之技術特徵為「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」，證據6 及圖1 、圖2 即已揭露配置成行列狀之數個NAND型單元，因此，證據6 既然可以證明請求項13不具新穎性、進步性之理由，則證據6 亦可證明請求項18不具新穎性、進步性。

⒍又證據7 之內容與證據6 相仿，關於證據7 可用以證明系爭專利請求項18不具新穎性及進步性之理由，援用上開證據6可用以證明系爭專利請求項18不具新穎性及進步性之論述。

證據1 、2 、3 、5 、6 、7 或證據1 、2 之組合、或證據1 、3 之組合、或證據1 、5 之組合、或證據1 、6 之組合、或證據1 、7 之組合，或證據2 、3 之組合、或證據2 、5 之組合、或證據2 、6 之組合、或證據2 、7 之組合、或證據3 、5 之組合、或證據3 、6 之組合、或證據3 、7 之組合、或證據5 、6 之組合、或證據5 、7 之組合自足以證明系爭專利請求項7 、13、15、17、18不具進步性：經查，證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求項7 、13、15、17、18不具新穎性及進步性，已如前述，且證據1 至7 均為NAND快閃記憶體領域之先前技術，具有功能與作用之共通性，是以，證據1 、2 之組合、或證據1 、3之組合、或證據1 、5 之組合、或證據1 、6 之組合、或證據1 、7 之組合，或證據2 、3 之組合、或證據2 、5 之組合、或證據2 、6 之組合、或證據2 、7 之組合、或證據3、5 之組合、或證據3 、6 之組合、或證據3 、7 之組合、或證據5 、6 之組合、或證據5 、7 之組合自足以證明系爭專利請求項7 、13、15、17、18不具進步性。

七、綜上所述，證據4 無法成為系爭專利之先前技術，亦即證據4 雖不能做為證明系爭專利請求項7 、13、15、17、18是否不具新穎性之證據；

證據4 或證據2 、4 之組合、或證據3、4 之組合亦不能做為系爭專利請求項7 、13、15、17、18是否不具進步性之證據，然證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求7 不具新穎性及進步性；

證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求項13不具新穎性及進步性；

證據2 、3 、5 、6 、7 足以證明系爭專利請求項15不具新穎性及進步性；

證據1 、2 、3 、5 、6 、7 足以證明系爭專利請求項17不具新穎性及進步性；

證據1 、2 、3、5 、6 、7 足以證明系爭專利請求項18不具新穎性及進步性；

證據1 、2 、3 、5 、6 、7 或證據1 、 2 之組合、或證據1 、3 之組合、或證據1 、5 之組合、或證據1 、6之組合、或證據1 、7 之組合，或證據2 、3 之組合、或證據2 、5 之組合、或證據2 、6 之組合、或證據2 、7 之組合、或證據3 、5 之組合、或證據3 、6 之組合、或證據3、7 之組合、或證據5 、6 之組合、或證據5 、7 之組合自足以證明系爭專利請求項7 、13、15、17、18不具進步性。

職是，被告認系爭專利違反核准時專利法第22條第1項第1款及第4項規定，所為「請求項7 、13、15、17至18舉發成立，應予撤銷」之處分，及訴願機關駁回訴願之決定，均無違誤。

原告訴請撤銷訴願決定及原處分，為無理由，應予駁回。

八、本件事證已明，兩造其餘主張或答辯，已與本院判決結果無涉，爰毋庸一一論列，併此敘明。

據上論結，本件原告之訴為無理由，爰依智慧財產案件審理法第1條，行政訴訟法第98條第1項前段，判決如主文。

中 華 民 國 107 年 8 月 2 日
智慧財產法院第一庭
審判長法 官 陳忠行
法 官 林洲富
法 官 曾啟謀
以上正本係照原本作成。
如不服本判決，應於送達後20日內，向本院提出上訴狀並表明上訴理由，其未表明上訴理由者，應於提起上訴後20日內向本院補提上訴理由書；
如於本判決宣示後送達前提起上訴者，應於判決送達後20日內補提上訴理由書（均須按他造人數附繕本）。
上訴時應委任律師為訴訟代理人，並提出委任書（行政訴訟法第241條之1第1項前段），但符合下列情形者，得例外不委任律師為訴訟代理人（同條第1項但書、第2項）。
┌─────────┬────────────────┐
│得不委任律師為訴訟│         所  需  要  件         │
│代理人之情形      │                                │
├─────────┼────────────────┤
│（一）符合右列情形│1.上訴人或其法定代理人具備律師資│
│      之一者，得不│  格或為教育部審定合格之大學或獨│
│      委任律師為訴│  立學院公法學教授、副教授者。  │
│      訟代理人    │2.稅務行政事件，上訴人或其法定代│
│                  │  理人具備會計師資格者。        │
│                  │3.專利行政事件，上訴人或其法定代│
│                  │  理人具備專利師資格或依法得為專│
│                  │  利代理人者。                  │
├─────────┼────────────────┤
│（二）非律師具有右│1.上訴人之配偶、三親等內之血親、│
│      列情形之一，│  二親等內之姻親具備律師資格者。│
│      經最高行政法│2.稅務行政事件，具備會計師資格者│
│      院認為適當者│  。                            │
│      ，亦得為上訴│3.專利行政事件，具備專利師資格或│
│      審訴訟代理人│  依法得為專利代理人者。        │
│                  │4.上訴人為公法人、中央或地方機關│
│                  │  、公法上之非法人團體時，其所屬│
│                  │  專任人員辦理法制、法務、訴願業│
│                  │  務或與訴訟事件相關業務者。    │
├─────────┴────────────────┤
│是否符合（一）、（二）之情形，而得為強制律師代理之例│
│外，上訴人應於提起上訴或委任時釋明之，並提出（二）所│
│示關係之釋明文書影本及委任書。                      │
└──────────────────────────┘
中 華 民 國 107 年 8 月 13 日
書記官 丘若瑤